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[求助] SystemVerilog随机化约束的问题

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发表于 2011-7-26 20:54:18 | 显示全部楼层 |阅读模式

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class rand_addr;
rand bit [31:0] addr[4];

constraint c_addr {               }

endclass


如上例子中要随机产生4个地址,
要求:
1> 4个地址不相等;
2> 4个地址的bit[31:10]要相等;

请教满足上面两个条件的约束应该怎么写?
发表于 2011-7-27 11:30:39 | 显示全部楼层
{
(addr[0][31:10]  == addr[1][31:10] )&&
(addr[1][31:10]  == addr[2][31:10] ) &&
(addr[2][31:10]  == addr[3][31:10] )&&
(addr[0][31:0]  !== addr[1][31:0] )&&
(addr[0][31:0]  !== addr[2][31:0] ) &&
(addr[0][31:0]  !== addr[3][31:0] )&&
(addr[1][31:0]  !== addr[2][31:0] )&&
(addr[1][31:0]  !== addr[3][31:0] ) &&
(addr[2][31:0]  !== addr[3][31:0] )
}       应该可以吧
发表于 2011-7-27 16:32:38 | 显示全部楼层
constraint c_addr {
                             foreach(addr[i])
                                   foreach(addr[j])
                                          if(i != j)
                                                 {
                                                       addr[i][31:10] == addr[j][31:10];  
                                                       addr[i][9:0]     != addr[j][9:0];
                                                 }
                         }
发表于 2011-7-28 07:30:32 | 显示全部楼层
upup!
发表于 2011-8-3 10:13:33 | 显示全部楼层
牛人啊,顶一个
发表于 2011-8-3 18:08:18 | 显示全部楼层
i don't know
发表于 2011-8-8 12:26:39 | 显示全部楼层
upupup
发表于 2011-8-8 16:15:19 | 显示全部楼层
foreach语句嵌套可能会出现问题,用for语句应该会安全很多。ps:初学者,见解如有错误轻拍~
发表于 2011-8-29 21:45:54 | 显示全部楼层
发表于 2011-8-30 11:41:19 | 显示全部楼层
2#和3#都是正解!
2#的比较直观,不具有通用性,如果我的数组变大了或者干脆是个动态数组,2#的就不行了;
3#比较好;
systemverilog的constraint可以非常复杂,这些简单的约束很easy,书上说constraint的可以约束到求出8皇后问题,其实constraint有了对foreach和if else结构的支持,基本上99%的约束都可以满足!
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