SystemVerilog很纠结的一个问题（真的解决不了了吗？都想哭了）

qiantianyiqian

先定义了一个class：
`ifndef MEM_BASE_OBJECT_SV
`define MEM_BASE_OBJECT_SV
class mem_base_object;
  bit [7:0] addr;
  bit [7:0] data;
  // Read = 0, Write = 1
  bit rd_wr;
endclass
`endif




在另外一个class中例化这个类：
`ifndef MEM_DRIVER_SV
`define MEM_DRIVER_SV
//`include "mem_base_boject.sv"
class mem_driver;
  virtual mem_ports ports;
  mem_base_object object;

function new(virtual mem_ports ports);
  begin
    this.ports = ports;
    ports.address    = 0;
    ports.chip_en    = 0;
    ports.read_write = 0;

    。。。
    。。。
endfunction
endclass

但是在questasim中编译的时候会说object不是合法的数据类型。
有没有高人知道怎么回事啊？
小弟先谢过了

beginner001

干吗注释了这句
//`include "mem_base_boject.sv"

大名七宝

include 的顺序可能不对，找不到类的定义
先 typedef class ....

darkdolls

调用别的类，需要提前typedef的

qiantianyiqian

回复 2# beginner001


   加上·include还是会报错，说这句话非法

qiantianyiqian

回复 3# 大名七宝


   typedef也做过了，还是会出错，不知道什么原因，真是郁闷

qiantianyiqian

回复 4# darkdolls


   你跟楼上说的一样，我在试试，很感谢你和你楼上，呵呵

gaurson

include "mem_base_boject.sv"
你这个的名字写错了吧？换成mem_base_object.sv看看？

qiantianyiqian

回复 8# gaurson

你的意思是不加“”吗？

qiantianyiqian

回复 9# qiantianyiqian


   刚试了下，还是不行