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仿真时总是报错，请教大虾指点。
混合仿真，用的是spectreverilog，cadence是IC610的版本。
环境我用其他的模拟电路和verilog代码一起可以跑通。
现在仿真的电路是，自己的模拟电路+foundry提供的一个硬核IP。这个IP是.v文件的。
我问过foundry，他们说不是综合前的也不是综合后的，是他们提供给客户的一个仿真模型。
现在我仿真的时候，总是报错如下：
*USRWARN:Module eeprom256b_core, lib jason, view functional, configviewstring $default is not a schematic view
not an extracted layout view, nor a text view, nor a stopping view.
This module will most likely be treated as an empty module.
please check view-switching specification.
*warning* failed to open cellview(or2 symbol) from lib(sample) in 'r' mode because cellview does not exist.
*syserr:unable to hdbbind for inst I0 in cell module eeprom256b_core, lib jason, view functional, configviewstring $default.
*syserr:unable to determine view list string
for instance I0.
*Error* Failed to partition the design
...unsuccessful |
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发表于 2011-4-28 16:47:06
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