高手进来：关于余量slack的一点思考

zhinvxing

回复 20# abcdzigbee


    谢谢你的回复！
     你说的“开启fast/slow布线模式，只要两种模式下布线结果都ok就没啥好担心的"中的“布线结果OK”指什么？是指各路径的slack都为正？还是fmax保有10%的余量的同时各slack均为正？

zhinvxing

回复 19# 落日星辉


    谢谢你的回复！
    虽然实际中我也有类似的经历，但毕竟不能让设计者放心。尤其是保持时间违规时最让人头疼。

lxie

说下个人看法，对于slack为正，是否一定就能够适用任何场合，答案是很难确定的，与其想如何做一套代码，一套约束，就能应用于所有场合，不如关注与产品的使用地域条件如何，如何在选片，系统规划设计，到后面代码等等方面去下些功夫，毕竟，满足使用需求的前提下，成本最低性能最高才是我们追求的

zhinvxing

回复 23# lxie

谢谢回复，很赞同你的意见。
       不过你说的“如何在选片，系统规划设计，到后面代码等等方面去下些功夫，毕竟，满足使用需求的前提下，成本最低性能最高才是我们追求”的最终检验标准还是要看运行速率，资源消耗符合预定目标的前提下的slack余量。换句话说，所关注问题的焦点是在你“下足功夫”后，例如选择了合适的芯片，采用了良好的编码风格，构建了合理的使用环境后，slack余量要多大才恰当，才让人没有后顾之忧？关于这方面的理论或者是经验值一直困扰着我，很不爽，不知有合适的书籍吗？

MElik003

综合和APR时钟频率比实际工作频率高，对应时序约束紧，Slack绝对值一般不会很大。
但如果频率比实际高出很多的话，应该可以保证时序是收敛的。

ttxz2009

我们在设计时， 都是根据besecase worsecase下综合的， 只要你保证 besecase下的 holding ，worse case下的setup， 此时只要外面PV 条件在fdy提供的lib范围之类， 都是安全的。

不知道你明白与否

zhinvxing

回复 26# ttxz2009


    谢谢你的回复。
    不是很明白“ 只要你保证 besecase下的 holding”这句的意思。
为什么不是worst case下的holding时间？难道最坏的holding值只能在best case情形下获得？抑或是最坏的setup值只能在worst case情形下获得？
    你想表达的就是只要达到fmax频率（最好有10%余量），且芯片工作环境满足库元件的正常工作温度范围，经best case和worst case条件分析得出的hold和setup的slack为正，哪怕绝对值很小，代工厂都会给你生产出符合设计性能的产品。不知这样看符合你的想法没有。

ttxz2009

哥们， 你好好研究foundry的 lib， 看看 在各个case情况下， setup holding需要的条件， 然后就会知道了

zhinvxing

回复 28# ttxz2009


    谢谢你的回复和建议！
    人生何其短，术业有专攻。我的兴趣在基于DSP和FPGA的算法分解、实现和系统设计，对于ASIC只有很笼统的看法（不涉及门级底层的东西），有时间我会去看看ASIC中不同case下，lib和setup、hold的关系。

lwwlww

设计时本来就必须考虑芯片的极限工作条件，比如：最高温度85°、最低电压2.5V为最差工作条件，该条件会影响芯片的建立时间；最低温度-40°，最高电压5.5v为最好工作条件，该条件会影响芯片的保持时间。其次还要有时钟误差也会影响建立时间。
设计时只要严格按照芯片的极限工作条件约束，布局/布线后时序报告的slack大于0。就表示芯片在这些极限条件以内肯定工作正常。如果有问题那就是你的约束没有加对。当然也有可能超过这些极限条件芯片仍然能工作正常的可能，那是因为软件模拟的极限条件本身有一定的余量，或者你加的约束比实际需要的还严格。