问一个关于smic90nm工艺mos工作电压的问题

kook309

在smic90nm工艺中，mos的安全工作电压是多少？？也就是说vds，vgs一般不能超过多少V？？我看到他们文档上说的是n12ll，n18ll及n33ll等mos管要分别最好在1.2V和1.8V及3.3V供电电压内，否则模型不精确！！如此提示让我不知所措啊。还有这些mos管model中提示的击穿电压是否定的太高了，我查了下差不多都接近10V，显然不能工作在这么高的电压下啊。
    谁用过该工艺的指导一下！！！

有宋

学生？否则不要超过推荐值的1.1倍，因为长时间工作在高压情况下会减寿。当然对模拟人来说，因为foundry建模时不会去考虑实际中不会应用的情况，所以让它工作在高压区也没有意义。

zfmdcy

10V 是否是gate 击穿电压， VDS 应该更低，超过工艺规范的电压使用很难保证寿命和精度。你确定要这么用？LDO？

goodsilicon

10V 是否是gate 击穿电压， VDS 应该更低，超过工艺规范的电压使用很难保证寿命和精度。你确定要这么用？LD ...
zfmdcy 发表于 2011-1-31 16:46

                               
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    10V 是否是gate 击穿电压，===>显然不是。。。。。。。

zfmdcy

回复 4# goodsilicon


   还请指教

goodsilicon

一般来讲，MOS的电压限制分为3种：
1）gate击穿: 由于是oxide，所以很容易击穿，一般不超过额定电压的10%，比如1.2V就是1.32V，2.5V就是2.75V。你要说是不是到了这个电压一定击穿，其实也不一定，但这是foundry能够保证的最高限度，所以一般使用不能超过这个电压。另外，这个电压指的是DC电压，如果gate上的电压是脉冲信号，那么还和信号的占空比有关，但也比10%高不了多少。栅极的击穿一般是最需要注意的。
2）SB和DB击穿: SB和DB都是反偏的PN结，也可能击穿，尤其是亚微米工艺，这个电压在0.13um左右大概是4～6V，每个foundry的工艺略有不同。一般电路设计中不会有这么高的电压（相对于VDD的1.2V来说），特殊使用时也要考虑。
3）SD之间的punchthrough（没写错吧？），其实这个不是击穿，而是S和D由于之间的电压差较大，导致耗尽层相连，而造成的穿通，是可以恢复的，而击穿（breakdown）通常是不能恢复的。这个电压好像也大概是4~6V，也于使用的MOS的L有关。也是特殊使用时才考虑。
以上这些在好一点的foundry（比如tsmc）的文档上会写，确切的值会略有不同。smic的我没研究过，不知道有没有。
就知道这么多了，有啥不对的请指正。

fuyibin

一般来讲，MOS的电压限制分为3种：
1）gate击穿: 由于是oxide，所以很容易击穿，一般不超过额定电压的10%， ...
goodsilicon 发表于 2011-2-1 09:48

                               
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（1）gate break down voltage会高一点的,而且跟时间温度有关系的，这个东西foundry会提供的，
比如65nm的thin oxide device 瞬间的gate breakdown voltage到几V或者接近10V也是有可能的，在ESD时候，但是这个时间很短暂
但是长期over stress就会有reliability issue
65nm 1.0V device overstress到1.3V@65C 下有10年寿命，不过温度越高，寿命越短

（2）还有就是 channel punchthrough，如果要overstress，L要放大一点，
比如现在65nm/90nm普遍用的2.5V device overdrive到3.3V，其实3.3V和2.5V的gate oxide是一样的，
只是3.3V的channel length要大一点，或者说就是一个L大一点的2.5V device，
为这一点，我看过mask tooling，确认最后tape out的mask layer 是一样的

goodsilicon

（1）gate break down voltage会高一点的,而且跟时间温度有关系的，这个东西foundry会提供的，
比如 ...
fuyibin 发表于 2011-2-1 10:33

                               
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    fuyibin兄讲的有道理，过年啦，还不放假呀！

是不是65nm的2.5V故意做得有点特殊，所以也能承受3.3V。而普通的0.13um的2.5V就只能到2.75V了呢？

fuyibin

fuyibin兄讲的有道理，过年啦，还不放假呀！

是不是65nm的2.5V故意做得有点特殊，所以也能承受 ...
goodsilicon 发表于 2011-2-1 11:55

                               
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这个东西我比较过,65nm的2.5V device好像没什么特殊的， tox大概5nm的样子
通常来说每个工艺节点都有自己的标准，0.35um tox=7nm, 0.25um tox=5nm, 0.18um tox=4nm,
0.13um/90nm/65nm的低压device  tox通常都是2nm+和2nm，到40nm也还是维持在2nm左右，可能都有high K了
我自己弄了表，有兴趣可以看看

		tox_nmos (nm)	tox_pmos (nm)
CSMC 0.5um		12.7	12.7
SMIC 0.18um	1.8V device n18/p18	3.87	3.74
	3.3V device n33/p33	6.65	6.62
SMIC 0.13um	1.2V device n12/p12	2.58	2.52
	3.3V device n33/p33	7	7
	1.0V device n10/p10	2	2.2
SMIC 90nm	1.8V device n18/p18	3.32	3.44
	3.3V devcie n33/p33	7.1	7.23
TSMC 0.35um	3.3V device	7.6	7.6
TSMC 0.25um	2.5V device	5.4	5.4
	3.3V device	7.1	7.1
TSMC 65nm	1.0V device	2.07	2.3
	2.5V device	5.6	5.9
AMI 1.0um		15.5	15.5
AMI 1.6um		30.7	30.7
UMC 0.5um		13.5	13.5
UMC 0.35um	3.3V device	7	7
	5V device	12	12
UMC 0.25um	2.5V device	5.5	5.5
HHNEC 0.35um		15.5	15.5

wjf1128

不错，9楼辛苦了