关于异步置位的寄存器

microsofthard · 发表于 2010-10-27 00:12:19

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本帖最后由 microsofthard 于 2010-10-27 00:21 编辑

一个寄存器需要异步置位，这样verilog表达就是always @（posedge clk or negedge set) ........但是这个寄存器的值是某些电路的判断依据，所以需要初始化，但是可综合的寄存器至多一个置位信号，要怎么办啊？
如果要求初始化也是异步的是不是不可能实现？同步初始化我没有问题，clk边沿初始化if（rst）即可。

简而言之，是不是不可能有两个异步置位的触发器。

nan123chang · 发表于 2010-10-27 09:16:02

两个需要异步复位的信号posedge先相或，negedge先相与后作为置位信号。

mtwumtwu · 发表于 2010-10-27 14:20:36

good experience to share for me

linglingfa · 发表于 2010-10-27 15:11:42

回复 2# nan123chang
不错

MOSFET · 发表于 2010-10-27 15:22:59

一个寄存器需要异步置位？
为什么非要异步置位呢？为何不用同步
我喜欢的写法
always@(posedge clk or negedge por_n)
if(!por_n)
初始化
else if(rst)
同步置位
else if ....

panwei · 发表于 2010-10-27 18:31:44

应该是可以有两个异步复位的

benjaminweber · 发表于 2010-10-27 20:49:58

用同步复位是比较可行的方法
实际上我看不到非要使用异步置位的理由，一般来说是不需要的。

afren · 发表于 2010-10-27 21:25:45

学习了，感谢

shxr · 发表于 2011-1-27 09:43:35

e ,,,该怎么解决呢？

bjzhaoxh77 · 发表于 2011-2-10 17:50:06

每一个触发器都必须有一个复位信号，但其必须被该触发器的时钟同步。

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