如何去除系统默认的伪时钟

tdyizhen1314 · 发表于 2010-7-25 08:38:49

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写VHDL代码时，我们可能会遇到这样的情况，比如说我们定义一条语句：
xx'event and xx='1';
此时系统会将XX默认为时钟信号，并添加到时钟约束，而实际上XX可能并不是时钟信号，我们只是用到了其上升沿，这时候，我们应该怎样修改呢而不是让xx这样的伪时钟干扰我们的设计呢？

chenfengrugao · 发表于 2010-7-25 09:19:24

取xx的边沿，写成同步电路

tdyizhen1314 · 发表于 2010-7-25 12:44:23

这样写也是一样的呀系统还是会把这样的信号列为时钟信号
我以前看过这样的例子可以添加一些语句就可以了不过忘了怎么弄了
2# chenfengrugao

[讨论] 如何去除系统默认的伪时钟