异步fifo作为一个基本单元，在电路设计，尤其是通信类电路设计不可或缺，本人也是在设计之中发现使用
Xilinx的First Word Fall Thouth Mode异步fifo设计电路非常不错，又因其代码不可见，数据输出非寄存器输出，
故特写了一个该模式的fifo，并对其FIFO做了输出为寄存器输出的改进，具体功能特性如下：
功能特性：
1，异步fifo。
2，First Word Fall Through 模式，就是第一个写入数据将被从ram中提前读出到读数据线，第一个数据有效与empty无效同时，即当empty无效时，不必读取，数据线上的数据已经有效，读信号有效后，读数据线将显示下一数据地址。
3，Ram地址使用格雷码跨时钟域。
4，输出全部寄存器输出，这样可以直接接组合逻辑电路，时序将会大大提高。
5，Fifo深度比普通多2(Xilinx高模式fifo多1)。即若设置其中双口ram地址线宽度为n，那么深度就是2^n+2。奇怪吧？为何只在ram的输出数据之后添加了一级寄存器深度肯定会多1，但怎么会多2呢？我也曾有此困惑，原因是这样:若是做ASIC，那么多的一级为Ram数据输出的Latch，因为做ASIC使用的同步Ram（当前工艺下全部变为同步Ram）库，库为数据的输出添加了Latch；若是FPGA，自行综合或者将Ram用自带Ram生成工具生成（不必要寄存器输出），都是可以的，功能时序上不会有问题。
我不告诉您其是否通过仿真验证，需要您亲自写个简单测试文件去验证：）
另外，将异步部分删除即可获得同步Fifo
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发表于 2009-4-7 21:29:05
