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[讨论] 这段代码是不是应该@negedge wr_rst_n ? New wenfangsibao 7 天前 2130 HardFault 昨天 00:03
[讨论] vivado综合用的xdc scutlee 2024-4-29 0121 scutlee 2024-4-29 16:17
[讨论] 是不是不用chipscope就只能看到端口的信号?? scutlee 2024-4-29 099 scutlee 2024-4-29 11:07
[讨论] 后端可以实现延时吗?? scutlee 2024-4-29 4172 hamandu 2024-4-29 20:15
[讨论] temperature sensor 的 digital offset cancellation有啥用处没?? scutlee 2024-4-26 0138 scutlee 2024-4-26 15:20
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[讨论] 为什么这种结构的复位电路可以避免复位不同步的问题 attach_img wenfangsibao 2024-4-25 2232 wenfangsibao 7 天前
[讨论] 关于逻辑电路不同写法的功耗。 scutlee 2024-4-25 0180 scutlee 2024-4-25 15:23
[讨论] uart的testbench怎么写呢??? scutlee 2024-4-25 3157 数学必考150 2024-4-25 18:05
[讨论] use macro parama has not been defined scutlee 2024-4-24 078 scutlee 2024-4-24 13:48
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[讨论] 什么情况下可以不用复位同步释放 scutlee 2024-4-22 2166 yuanpin318 2024-4-23 10:54
[讨论] 不编译用verdi打开filelist看代码 scutlee 2024-4-18 2231 gaurson 2024-4-19 17:22
[讨论] OR fangwang85 2024-4-15 3239 kk2009 2024-4-16 19:53
[讨论] 异步复位同步释放和软复位 scutlee 2024-4-15 6268 robin0612 2024-4-25 15:47
[讨论] 假如芯片只有一个PLL,又要做clock gate scutlee 2024-4-15 6386 scutlee 2024-4-24 09:28
[讨论] 感觉数字比模拟需求大的多, 准备转数字ic设计了  ...2 j1j1j1 2024-4-11 16891 j1j1j1 2024-4-29 11:42
[讨论] 弄错 新人帖 jy7 2024-4-11 0209 jy7 2024-4-11 12:01
[讨论] 问个问题,1个clock和两个经过PLL产生的clock  ...2 scutlee 2024-4-11 12390 xhopo 2024-4-15 16:32
[讨论] 如果用到时钟的下降沿会有什么影响??? scutlee 2024-4-10 7358 robin0612 2024-4-22 16:42
[讨论] 每个RTL文件都要加timescale吗? scutlee 2024-4-10 3292 kk2009 2024-4-12 13:05
[讨论] 求问eMMC的tuning问题 scutlee 2024-3-29 1274 nirvana_pear 2024-3-29 09:14
[讨论] 访问DDR如果要跨越4K地址呢 scutlee 2024-3-27 2246 yuanpin318 2024-4-23 10:38
[讨论] DRAM cell 到底有多大?? scutlee 2024-3-26 1279 A1985 2024-3-26 19:40
[讨论] DDR的命令调度遵循什么原则?? scutlee 2024-3-23 1238 a582134530 2024-3-27 09:01
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[讨论] USB/PCIe/SerDes/MIPI/DDR/HBM交流~ 新人帖 桃灰灰 2024-3-8 5502 bt6767ak 2024-4-4 10:03
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