adc有效位数严重低于设计值

LyuChipo

这个频谱应该是采样开关和电容部分，检查权重，VERI DAC的设置，采样开关频谱图等
还有就是楼上说的尽量用公式，互质相除设实际值有明显的精度简化问题
此外，333.3KHz不知道是你自己的设置还是说算出来的值，非常奇怪，一般都是在选开始时间和结束时间那里，给定开始时间和采样频率（这时的采样频率就是设定值），然后确定点数自动计算结束时间

小琛

仔细看你贴的图，你是直接对那个阶梯形状的vout做FFT分析吗？如果是，你先用sample函数对这个阶梯状的vout进行采样，得到样本点，再从所有的这些样本点中截取上述FFT分析需要用的128个点或者512个点

demon0821

11 bit 至少需要2^11 个取样点才会真实，128 个点，只有7bit精度也正常啊。

wstudouoooooo

   

LyuChipo 发表于 2025-11-20 17:42
这个频谱应该是采样开关和电容部分，检查权重，VERI DAC的设置，采样开关频谱图等
还有就是楼上说的尽量用 ...

就是我的采样周期是1/3Mhz，然后我这里打字就先打333.3khz了

wstudouoooooo

   

YangYu1529 发表于 2025-11-20 17:23
频率给全，7.81171875kHz，取样点128少了，多给点，再跑下

谢谢谢，我再试一试，我在想这里的取样点数对我的最后的有效位数的值会有很大的影响吗

wstudouoooooo

   

demon0821 发表于 2025-11-20 19:47
11 bit 至少需要2^11 个取样点才会真实，128 个点，只有7bit精度也正常啊。

好的，我是看复现的硕士文献里也只取了512个点，所以我想着先跑一些点看看结果

wstudouoooooo

   

小琛 发表于 2025-11-20 17:30
可以尝试以下设定：
1. 输入正弦信号直接设成变量形式，Fin=(M/128)*Fsample。M取质数，这里取3是OK的。
...

好的好的，感谢，我再优化优化

wstudouoooooo

   

小琛 发表于 2025-11-20 17:45
仔细看你贴的图，你是直接对那个阶梯形状的vout做FFT分析吗？如果是，你先用sample函数对这个阶梯状的vout ...

这样的处理会对结果有较大的影响吗

TOPEEP108

   

wstudouoooooo 发表于 2025-11-20 19:52
这样的处理会对结果有较大的影响吗

可参考：(2 封私信) Cadence virtuoso中的频谱分析 - 知乎

wstudouoooooo

ERROR (SPECTRE-16927): Transient simulation reaches maximum allowed number of convergence failures below minstep within 5% of stop time.
        Change option `max_minstep_nonconv' to adjust the allowed maximum number of convergence failures below minstep.
Last acceptable solution computed at 31.4989 us.
我在采样512个点的时候出现这样的报错提示，各位能不能帮忙看看这是什么原因