第九届集创赛IEEE杯企业大奖回顾：基于源简并架构的高速串行接口接收机模拟前端设计

zhangshiwei

谢谢分享

readytogo

有跑眼图吗？加上VGA之后系统的传递函数最高才1dB多，这样子不会衰减的很严重吗？

ttttttjc

   

readytogo 发表于 2025-10-10 10:42
有跑眼图吗？加上VGA之后系统的传递函数最高才1dB多，这样子不会衰减的很严重吗？ ...

因为是在65nm工艺下去实现100Gbps的数据率，所以想做到较高的增益还是比较困难的，当然也可以多级VGA级联，不过出于功耗的考量，我们只连接了一级VGA。最终测试眼图时，输入为差分1Vpp的信号时，在17dB的信道衰减下，输出的信号幅度约为差分200mVpp，我们认为这个幅度足够，所以也没有再去加VGA。

readytogo

   

ttttttjc 发表于 2025-10-10 19:16
因为是在65nm工艺下去实现100Gbps的数据率，所以想做到较高的增益还是比较困难的，当然也可以多级VGA级联 ...

还是太有实力了，还没上研都搞出来这么复杂的电路了。

readytogo

   

ttttttjc 发表于 2025-10-10 19:16
因为是在65nm工艺下去实现100Gbps的数据率，所以想做到较高的增益还是比较困难的，当然也可以多级VGA级联 ...

不过才7mW，感觉其实完全可以多级联VGA吧，指标20mW还很远。

ttttttjc

   

readytogo 发表于 2025-10-11 17:29
不过才7mW，感觉其实完全可以多级联VGA吧，指标20mW还很远。

因为我们这个设计的亮点之一就是低功耗，总功耗里面VGA占了约60%，多级级联的话低功耗的优势就没那么明显了。而且主要也是输出摆幅我们认为足够了，也没有必要继续放大，所以就没有级联。

zhangshiwei

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zhangshiwei

挺好的内容的