第九届集创赛IEEE杯企业大奖回顾：基于源简并架构的高速串行接口接收机模拟前端设计

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1.团队背景

我们是来自上海交通大学的OpenAEye团队，团队成员均为本科大三学生，其中两位为微电子科学与工程专业，一位为信息工程专业。由于我们未来可能的研究方向偏向于SerDes系统设计，因此我们参加了第九届集创赛中的IEEE杯赛道，经过层层筛选，最终成功斩获IEEE杯的企业大奖。

2.赛题介绍

第九届集创赛IEEE杯题目为《高速串行接口接收机模拟前端》，系统主要组成包括输入端接、输入AC耦合、CTLE、VGA。具体指标要求如下：

（1）工艺：65nm CMOS；

（2）电源电压：1.2V；

（3）输入端接：差分100欧姆，具备片上隔直电容；

（4）输入电容：PAD电容60fF，ESD电容100fF；

（5）数据率：支持100Gbps PAM4信号；

（6）输入信号幅度：支持不小于差分1.0Vp2p的输入信号幅度；

（7）均衡能力：Nyquist频率处可提供3 ~ 12dB的peaking；

（8）功耗：低于20mW。

根据题目的要求，我们需要在25GHz（Nyquist频率）处提供3 ~ 12dB的可调peaking，并且需要实现低功耗的设计。设计的难点主要有以下两点：一是在65nm的工艺下，由于寄生的影响，电路的带宽很难拓展至25GHz及以上，同时还面临着后仿提取寄生参数后带宽的进一步压缩；另一点则是如何让CTLE（连续时间线性均衡器）能够很好地去补偿信道高频衰减的部分，即使达到了25GHz处的peaking，但CTLE是否能够实现比较好的线性度，或者是否能够应对不同信道情况实现不同频段的精细调整，这一问题将直接影响均衡后的系统幅频响应平坦度和输出信号眼图的张开度。

3.架构选择

在本次集创赛IEEE杯的赛题介绍中，赛事方提供了三种模拟前端的主流架构：源简并架构、Gm - TIA架构和反相器架构，如图1所示。

图1 三种模拟前端的主流架构

源简并架构在SerDes中较常用到，具有结构简单等优点，在CTLE中可以通过控制源简并电阻和电容来控制均衡和增益，并采用shunt inductor拓展带宽，使在65nm工艺下达到100Gb/s的数据率成为可能。但是也有一些缺点，例如输出摆幅受限等问题。并且由于该架构电路结构较为简单，因此设计时维度比较单一，调整器件时需要多方面的考虑和权衡。

Gm - TIA架构由Gm单元和TIA单元组成，该架构有利于低压操作。Gm单元可以同时使用到PMOS和NMOS，反馈电阻可以串联电感来提升带宽。TIA单元看进去阻抗为低阻，Gm单元输出节点电压幅度不大，有利于提高CTLE的线性度，且TIA单元输出摆幅可以较大。但该架构比较大的问题在于需要较大的偏置电流来实现高增益和带宽，这也就导致其功耗较大。

反相器架构使用反相器作为放大器件，负载为反馈接法的反相器，其阻抗可以等效为电感和电阻的串联。由于该结构除一个电容外全部器件均为有源器件，因此节省了电感，电容和电阻等无源器件的面积。低通路径和高通路径相加产生peaking的零极点，并可以通过在两个支路间分配Gm来控制DC增益和低频增益。但由于电感是通过有源器件来实现的，该结构对工艺有很强的依赖，晶体管的寄生电容会很大程度上影响系统的零极点，在65 nm工艺下可能很难达到25 GHz及以上的peaking频率。此外，该架构也很容易受到PVT的影响。

在架构选择时，我们综合考量了各种架构的优缺点，并针对源简并架构的缺点进行一些创新性的讨论，最终也得到了一些可行的方案，可以尽可能减小源简并架构的劣势，并扩大其优势。综合功耗、设计难度、系统鲁棒性等因素，我们最终选择了源简并的架构。

作为AFE中的核心器件，CTLE的幅频响应决定了系统整体的均衡能力。对于传统源简并CTLE（如图2所示），其零极点分布和增益为

                               
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图2 传统源简并CTLE原理图

根据以上零极点的分布和增益的表达式，可以大致确定CTLE的幅频响应曲线。

4.设计难题

在完成系统架构的选取和初步的电路原理图设计后，我们遇到了一个比较大的问题：如何来设计较为准确的电感/变压器的版图？项目中为了实现带宽的拓展，我们采用了较多的电感和变压器。但在该项目之前，我们团队成员都几乎没有接触过电感/变压器的版图设计，即使有比较详细的无源器件面积计算讲解，但要实现符合前仿中理想电感感值、Q值、耦合系数等要求的无源器件，需要很长的时间来调整版图并进行电磁仿真。

此时，我们接触到了冉谱（ICProphet）公司提供的EDA工具：RFIC - GPT。该工具针对无源器件和射频电路的设计，利用 AI 算法和技术，在秒级时间内直接生成准确的射频器件和电路的 GDSII 或原理图。相较于传统的电感/变压器版图绘制方法，RFIC - GPT能够在很短的时间内生成多个版本的GDSII文件，分别对应不同参数的最优版本（例如电感感值、耦合系数、Q值等）和综合全部参数的最优版本（如图3所示），为我们提供多种选择，可以针对不同的需求进行下载。

图3 RFIC - GPT变压器设计界面

在选取合适的GDSII文件下载后导入Virtuoso，可以得到电感/变压器的版图。生成的版图所用的金属为低层金属（M1 ~ M3），因此需要手动转换为高层金属，在该项目中我们将M1 ~ M3层金属转换到M7 ~ M9层（除此之外可能还会有via的尺寸问题，可能同样需要手动修改来通过DRC）。为了得到得精确的频域性能指标，我们在 ADS（Advanced Design System）平台中对上述变压器进行全波电磁仿真建模。仿真流程包括器件几何导入、边界条件设定、端口定义、仿真网格控制以及S参数提取，最终输出用于后续系统级电路仿真的s3p文件，流程如图4所示。

图4 EM仿真无源器件流程

为了验证得到的S参数文件与理想电感/变压器的特性保持一致，我们设计了图5所示的testbench，根据仿真结果，实际EM参数提取后的电感/变压器的电气特性与理想电感/变压器的电气特性几乎一致，证明了RFIC - GPT的可靠性与有效性。

图5 变压器感值、耦合系数testbench

5.电路实现

在赛题要求的输入端接、CTLE、VGA之外，考虑到VGA输入直流失调和PVT下的系统输出摆幅变化，我们额外加入了DCOC和AGC电路。系统电路总览如图6所示，核心模块电路如图7所示。

图6 系统总览

图7 核心模块电路原理图

在ODT中，为了实现超宽带的阻抗匹配，我们采用了T-coil结构。得益于T-coil结构自带的互感，ODT可以抵消一部分的PAD/ESD电容，降低了寄生的影响。

在CTLE中，我们将差模/共模电阻应用于传统CTLE的负载部分，其中差模电阻采用较大的电阻，而共模电阻采用较小的电阻，这样对于直流信号，其负载为差模电阻，对于交流信号，其负载为差模电阻和共模电阻的并联，阻值约为共模电阻的阻值。一方面，在较小电流的情况下，差模电阻能够在几乎不影响交流特性的情况下提供较大的压降，从而有效提高了输出摆幅，解决了传统源简并CTLE输出摆幅补足的问题；另一方面，共模电阻负责调控CTLE的交流特性，通过调整共模电阻可以对CTLE的直流增益进行粗调，从而增大了CTLE的peaking可调范围，提高了CTLE的均衡能力。我们也尝试实现CTLE多频段的独立调整，通过源简并电容和电感的协同工作，实现了CTLE中频段的独立可调。这样，调整源简并电阻可以实现低频段的增益调整，调整源简并电容可以实现中频段的增益调整，调整CTLE的源简并电阻和VGA的增益控制电阻可以实现高频段的增益调整，从而实现了各频段频率响应的解耦（如图8所示）。

图8 CTLE多频段频率响应解耦示意

在VGA中，我们采用电感峰化来拓展VGA的带宽，在输入对管的源极加入源简并电阻阵列，通过控制字实现不同增益的调整，这样就可以方便AGC的增益调控。

系统的幅频响应如图9所示，均衡范围为2.79 ~ 21.59dB，远超赛题3 ~ 12dB的要求。

图9 系统幅频响应

此外，我们加入的额外的AGC结构和DCOC结构的系统框图分别如图10、图11所示。

图10 AGC结构系统框图

图11 DCOC结构系统框图

最终，我们设计的系统各项指标如图12、13所示，整体版图如图14所示。

图12 赛题基础指标完成情况

图13 新增设计内容与指标

图14 整体版图

6.经验总结

通过这次集创赛，我们第一次完成了从前仿、版图、EM仿真到后仿的全流程射频电路的设计，收获了很多宝贵的经验。在比赛过程中，我们也有一些心得体会，在这里分享给大家：

首先在射频电路的设计过程中，后仿的结果相比前仿会有非常剧烈的恶化，因此一定要在前仿中留有足够的裕度，如果工艺库中含有rf器件，最好使用rf器件进行设计以减小前后仿结果的差距。例如本次设计中，赛题要求CTLE的peaking至少达到Nyquist频率（25GHz），我们在初次设计时前仿仅为28GHz，因此在后仿时即使修改变压器/电感的参数来尽力挽救，但最后还是仅能达到22GHz，均衡效果很差；而在后续设计时，前仿我们将peaking频率提高至36GHz，这样在后仿时才能够保证peaking频率在25GHz以上。

其次，我们在比赛过程中，不仅要奔着赛题指标来对核心电路进行不断优化，更要按照完整芯片的设计来考虑。例如本次设计中包含VGA，那么就应当考虑是否会存在放大器输入的失调和增益的自动控制，因此我们选择加入额外的AGC和DCOC结果，并在PVT和蒙特卡洛仿真后确定了AGC和DCOC的设计要求。

最后，我们在电路设计时，可以尝试对目前主流的架构进行一些针对性、创新性的优化，而非盲目去寻找更加复杂的结构。更加复杂的结构可能会带来性能的优化，但也会带来设计过程的复杂化。例如在CTLE的设计中，我们在初步仿真源简并结构时遇到了输出摆幅严重不足的问题，随后便在各种论文中寻找各种CTLE的结构，但在搭建时需要花费大量的时间确定各器件的参数，并且在仿真后可能还会遇到一些新的问题。重新确定以源简并结构CTLE为核心结构后，我们探索出差模/共模电阻协同优化的方案，仅通过额外的两个电阻便有效解决了输出摆幅不足的问题。电路的简洁和创新性的优化也是设计中的亮点。

希望所有参与到集创赛中的同学都能够在比赛中有所收获，取得满意的成绩！