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[求助] 经过flash的路径约束

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发表于 2025-9-17 09:32:45 | 显示全部楼层 |阅读模式

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请问各位大佬,设计里有图中这样经过flash的路径,Flash的时序是从READ有效到读出数据DOUT端有25ns的延时,并且DOUT端对READ还有2ns的setup要求(flash lib中是retaining),READ信号的来源和DOUT的去路都是clk主时钟驱动的reg,这种路径该怎么约束?尤其是在前端没法设具体reg的pin的情况下。这里周期是10.4ns,希望两个寄存器之间在3个周期以内完成这个操作,请问大家在更高频的设计中,是如何处理这种路径的?
屏幕截图 2025-09-17 093206.jpg
发表于 2025-9-17 09:41:58 | 显示全部楼层
根据最快时钟周期设置 multicycle 约束,超过最大延迟即可
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发表于 2025-9-17 10:12:11 | 显示全部楼层
楼上艾斯说的很对。我多嘴补充一点,这里的multicycle也需要数字逻辑做支持的。
也就是说逻辑里要知道READ过去后几个cycle的数据是有效的,并且弃掉不要的数据。
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发表于 2025-9-22 11:41:24 | 显示全部楼层


   
ilmkduse 发表于 2025-9-17 10:12
楼上艾斯说的很对。我多嘴补充一点,这里的multicycle也需要数字逻辑做支持的。
也就是说逻辑里要知道READ ...


大佬,意思是设置从READ到DOUT的  multicycle_path吗,设置3个周期?
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发表于 2025-9-23 09:17:51 | 显示全部楼层
set_multiple_path setup设为3,记得把hold设为2
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发表于 2025-9-23 16:13:03 | 显示全部楼层


   
jinfeier 发表于 2025-9-22 11:41
大佬,意思是设置从READ到DOUT的  multicycle_path吗,设置3个周期?



setup 3 hold 2 是对的
我的意思是,比如你发起read之后得自己逻辑里数两拍之后,才把输出的数据当作是有效的。
举个例子:

比如说
这里multicycle需要等三拍,read_en是你送给flash的读信号,且是个pulse,再有一个d_saved保存flash输出数据。

那就要设个read_en_d3[2:0],用来标记这个三拍。

逻辑上就是read_en_d3<= {read_en_d2[1:0],read_en}
于是在read_en_d3[2]为1的情况下DOUT才有效,if(read_en_d3[2])d_saved <= DOUT;

这就是我说这个multicycle的成立需要你的电路支持的意思。

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发表于 2025-9-24 10:07:13 | 显示全部楼层
flash是hard ip,它的lib带有时序信息,约束个什么
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