经过flash的路径约束

桦桦

请问各位大佬，设计里有图中这样经过flash的路径，Flash的时序是从READ有效到读出数据DOUT端有25ns的延时，并且DOUT端对READ还有2ns的setup要求（flash lib中是retaining），READ信号的来源和DOUT的去路都是clk主时钟驱动的reg，这种路径该怎么约束？尤其是在前端没法设具体reg的pin的情况下。这里周期是10.4ns，希望两个寄存器之间在3个周期以内完成这个操作，请问大家在更高频的设计中，是如何处理这种路径的？

harry_hust

根据最快时钟周期设置 multicycle 约束，超过最大延迟即可

ilmkduse

楼上艾斯说的很对。我多嘴补充一点，这里的multicycle也需要数字逻辑做支持的。
也就是说逻辑里要知道READ过去后几个cycle的数据是有效的，并且弃掉不要的数据。