使用DC综合含有PLL的时钟问题

cllf · 发表于 2011-1-10 17:54:37

xuexi...

hitten · 发表于 2011-1-13 09:40:44

这个应该把你的时钟方案说的更详细些。不同的时钟方案，时钟定义是不一样的。
不过，按我的理解，你的系统只会用PLL的输出时钟。如果是这样，时钟就直接定义在PLL的输出。

feixuelf · 发表于 2011-1-19 16:07:57

回复 1# chenzhao.ee

应该是将时钟定义在PLL各输出上

rencj1979 · 发表于 2011-4-18 15:25:21

学习学习

hiky · 发表于 2011-11-2 19:41:03

学习了

yi4105635 · 发表于 2016-2-1 10:28:35

回复 3# sycall

您好，我目前是用pll当时钟源，我的代码前面有个clk端口，然后pll的输出是clkIn,因为clk用于异步复位一个模块。不知道dc综合时候脚本怎么搞。

tvman2015 · 发表于 2020-3-4 16:42:34

同问，不知DC综合时怎么调用PLL SRAM ADC这些Macro ?

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