使用DC综合含有PLL的时钟问题

chenzhao.ee

用DC综合含有PLL的工程,输入时钟只有一个,用PLL产生若干时钟做为工程各个时钟域的时钟源.
那么在写综合脚本的时候还有没有必要对输入时钟加各种约束,还有就是PLL输出的各个时钟怎么对其加约束?
各位各个大概的思路,谢谢了!!

hujiaomianhao

tong wen!!!!!!!!!

sycall

generrally you can just create clock in the output of PLL. it is unnecessary to create clock for the input of PLL. if your PLL has more than one output, you can create clocks for all outputs.

linuxluo

首先要看看你的Pll有没有Phase lock功能，否则哪么所有的输出clock之间都是异步的

steep

好东东；

yhang0

   

generrally you can just create clock in the output of PLL. it is unnecessary to create clock for the input of PLL. if your PLL has more than one output, you can create clocks for all outputs.
sycall 发表于 2009-11-27 17:47

                               
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very good! i agree with you

aaawxg

yuuuuuuuuuuuuuuuuu

xeayx

dddddd

八部众生

不大理解4楼说的PLL的相位锁定是指什么，如果是指移相的话，那的确是比较麻烦。

我们通常会不考虑PLL，只是将系统的clock定义在PLL的输出端。

如果PLL输出多个clock给系统用，那么就定义PLL的input clock，然后将PLL的所有的输出定义为这个clock的生成时钟就好了。

copper_zy