请问大家RC corner中的tight为什么只用在setup上？

pdarren

版内几个帖子有读过，感觉都是偏经验性的内容。有没有大佬可以讲讲以下几个疑问：
1. RC variation 的 sigma从3加严到1.5之后为什么会导致net 电阻减小，电容增大，电容*电阻减小，net delay减小呢？
2. 进一步来说，电容增大会导致cell delay增大，那加T的corner在cell delay 增大，net delay减小的情况下为何实际path中setup检查更严格，hold检查更松？
3. 第二个问题反应的现象说明加T之后反而对setup更严格，与网上多个博客说的setup违例会小矛盾，是网上的结论有误还是我的观察结果不具备普适性呢？
还请大佬们不吝赐教，感谢~

andyfan

sigma从3到1.5，不是更严格，是放松了。就是你之前的设计要保证工艺在正负3sigma都要正常工作，而现在只需要保证1.5sigma.

pdarren

   

andyfan 发表于 2025-8-29 21:55
sigma从3到1.5，不是更严格，是放松了。就是你之前的设计要保证工艺在正负3sigma都要正常工作，而现在只需 ...

感谢大佬，“降低RC的sigma值对timing signoff是放松”这个结论从原理上可以理解了，也符合“实际的timing path中带T的corner net delay更小”这个现象。
但是为什么降低 RC 的 sigma 会导致电容增大，从而cell delay增大呢？
另外 cell delay 增大，net delay 减小的综合作用是setup slack减小，hold slack增大，这应该咋解释呢？从数学角度看，cell delay 对于电容的变化率比 net delay 对于电容的变化率更大嘛？

andyfan

我没理解你问题是怎么产生的，假设TT的电容是10，然后BEST和WORST，分别是7和13，现在紧了，变成8.5和11.5，你是指BEST变大了？

还是你问的是RCworst/best情况下，C的变化？

RCWORST/RCBEST/CWORST/CBEST是四种不同的CORNER；你先把问题理清再发问，反正我没看懂你问的是什么

pdarren

   

andyfan 发表于 2025-9-1 10:35
我没理解你问题是怎么产生的，假设TT的电容是10，然后BEST和WORST，分别是7和13，现在紧了，变成8.5和11.5 ...

嗯嗯感谢大佬，是我描述有些不清楚，具体问题是这样的：
PVT corner相同，在 rcworst 和 rcworst_T 这两个 RC corner 之间进行对比，选取相同 timing path。其中同一根 net 的电容是 rcworst_T 下更大，电阻、电阻*电容、delay 都是 rcworst_T 下更小。
这个现象我不太清楚应该怎样理解，为何 RC corner 的 sigma 降低会导致 net 的电容增大，电阻减小呢？直觉上理想的电容应该尽量大，理想的电阻应该电阻尽量小，所以降低sigma就会让器件向理想情况靠近所以 net 的电容增大，电阻减小嘛？

另一个问题就是为何带 T 的 RC corner 一般用于 setup signoff，而不用于 hold signoff 呢？这个目前我是当结论记住了但是没搞清楚这样做的原因。

andyfan

   

pdarren 发表于 2025-9-1 16:02
嗯嗯感谢大佬，是我描述有些不清楚，具体问题是这样的：
PVT corner相同，在 rcworst 和 rcworst_T 这两 ...

前面好理解，影响R和C的，其实就是金属的高度，宽度；这两个即影响电阻，也影响层间电容，而层间IDL的厚度，基本就只影响电容。
RC开头的，你就理解成R最好最差的前提下，再考虑C；而基本上R决定的前提下，影响C的就是ILD的厚度。RC收紧，R收紧，也就是R不极端大了，哪就是金属线宽度和厚度变大，层间电容自然变大。


第二条，我理解是因为HOLD没法通过降频补，挂了，整个芯片就真挂了。

pdarren

   

andyfan 发表于 2025-9-1 16:53
前面好理解，影响R和C的，其实就是金属的高度，宽度；这两个即影响电阻，也影响层间电容，而层间IDL的厚 ...

感谢大佬解答！茅塞顿开了，原来 RC worst 还有优先级，R 收紧体现在线的宽度厚度浮动变小，这样就解释的通了。