请教一些FCOL的问题

ericking0

项目想用FCOL(flip chip on leadframe)来实现低阻封装，工艺的TKM只有一层，所以想用leadframe来走一部分大电流的线；有几个问题；
1. 看到lead之间的间距space都很大，100um+，从防止拖锡的角度来解释很合理，但是half etch的部分都在封装里面没有漏出来，也需要满足这么大的间距要求吗？
2. lead宽度要求芯片bump直径，加上两侧lead对bump的overlap，这样是OK的；但是我中间没有bump的走线的宽度能降低吗？