10bitSARADC,带2位冗余仿真后，与原有的电荷分配型相比ENOB还下降了

alex_zheng

   

alex_zheng 发表于 2025-8-14 13:41
差分结构就是只需要n-1的电容，差分后单个DAC就是512，2的9次方的总电容量
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我是参考这篇论文，他是12位，差分只需要11位，加2位冗余后变为13位非二进制

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:46
我是参考这篇论文，他是12位，差分只需要11位，加2位冗余后变为13位非二进制

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我觉得他这个不对，如果是二进制，那10位就是1024，如果冗余2位，那就是12位要吃满1024的权重，1024开12次方等于1.7几，那非二进制就是1.7几进制，他这个12位的ADC，冗在哪了呢，只改变权重而不加BIT，你觉得合理吗

alex_zheng

   

LyuChipo 发表于 2025-8-14 13:45
我也是差分结构，但是不冗余的时候有10个电容啊，冗余分段以后6+6有效位数9.98（低频输入），第一次见到这 ...

能否看一下你的DAC电路结构里的电容情况

alex_zheng

   

LyuChipo 发表于 2025-8-14 13:53
我觉得他这个不对，如果是二进制，那10位就是1024，如果冗余2位，那就是12位要吃满1024的权重，1024开12 ...

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:54
能否看一下你的DAC电路结构里的电容情况

不便贴图，我文字给你描述一下你应该能懂，LSB 1 2 3 5 7 13  桥接两倍的Cu,MSB重复LSB权重即可，补偿电容和你差不多，你可以拿这个分配试一下，我这里是90nm 130nm 都验证过，没什么问题

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:57

看这个图是对的，第一个图他很有误导性啊，让别人以为他没加bit

你看他表里面14个，图里面13个，这论文可信度不高

alex_zheng

   

LyuChipo 发表于 2025-8-14 13:57
不便贴图，我文字给你描述一下你应该能懂，LSB 1 2 3 5 7 13  桥接两倍的Cu,MSB重复LSB权重即可，补偿电 ...

就是说我这样实际上是少了一位电容，然后导致刚好下降1bit左右？？？

LyuChipo

   

alex_zheng 发表于 2025-8-14 14:04
就是说我这样实际上是少了一位电容，然后导致刚好下降1bit左右？？？

我认为是这样，况且你VerilogA写的也是12位，然而CDAC却少一位

另外，如果冗余了，相应的Logic出来的也要多两位

alex_zheng

   

LyuChipo 发表于 2025-8-14 14:06
我认为是这样，况且你VerilogA写的也是12位，然而CDAC却少一位

另外，如果冗余了，相应的Logic出来的也 ...

好的，感谢，我再试试看，另外这个输出幅值1.63，有点增益误差老哥您怎么看

LyuChipo

   

alex_zheng 发表于 2025-8-14 14:09
好的，感谢，我再试试看，另外这个输出幅值1.63，有点增益误差老哥您怎么看
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这个我建议你输入幅值给个1.8V看看还能不能正确比出来，你CDAC里面的电压设的1.8V
不过应该不影响你的动态性能

还有就是你这个窗函数换个别的看看，你这FFT看着有点费劲，Y轴Kdb