10bitSARADC,带2位冗余仿真后，与原有的电荷分配型相比ENOB还下降了

alex_zheng

差分结构的10bitSARADC,CADC为9位，带2位冗余仿真后，与原有的电荷分配型相比ENOB还下降了
原有的电荷分配型SARADC仿真下能达到9.8bit左右，加入2位冗余仿真后，ENOB反而下降了
1.首先重新单独仿真了栅压自举电路输出到DAC输入的信号ENOB没有差太多，都是14bit左右
2.仿真了两级LATCH比较器，速度应该也是够得，300M下一次比较花费1.多ns，小于3ns的需要（输入信号20MHZ，需要在4ns左右完成11次比较，9+2冗余）
3.veriloga代码权重比调整了一下，暂时没有用11位非二进制译码转9位

alex_zheng

顶.......

alex_zheng

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LyuChipo

电容阵列错了吧
正常你要冗余应该给冗余的电容也接输入，为什么你的N<1> P<1>不给输入呢
另外，我看你是6+6分段，LSB部分应该是1 2 3 5 8 12，你这个3 1 2 3 5 8是什么意思呢，我感觉你最低位有误，不知道我说的对不对
你可以验证一下

alex_zheng

   

LyuChipo 发表于 2025-8-14 12:01
电容阵列错了吧
正常你要冗余应该给冗余的电容也接输入，为什么你的N P不给输入呢
另外，我看你是6+6分段， ...

我是差分结构，加冗余前电容是6+3，冗余后是6+5，因为桥接电容Cs是2Cu（单位电容），所以低位要补偿Cd=3Cu，我看论文中Cd都是接VCM的，实际上我把sw端口pn接地也是让电容下版接VCM

alex_zheng

   

LyuChipo 发表于 2025-8-14 12:01
电容阵列错了吧
正常你要冗余应该给冗余的电容也接输入，为什么你的N P不给输入呢
另外，我看你是6+6分段， ...

我是基于这种电容分配基础上做的加的2位冗余，加冗余前这边我的CS=2Cu，低位也是加了补偿电容Cd，最后FFT出来enob=9.8bit，
这边也有点问题，就是输出摆幅会在1.63V左右，但是我的输入只给1.6V.
我目前怀疑是比较器速度不够或者verilog代码权重设置问题。还是说我对DAC的理解还是有点偏差呢

alex_zheng

   

alex_zheng 发表于 2025-8-14 13:26
我是基于这种电容分配基础上做的加的2位冗余，加冗余前这边我的CS=2Cu，低位也是加了补偿电容Cd，最后FFT ...

补充整理一下，目前是两个问题：
1.我的电路搭建从2进制权重开始，到加桥接电容，最后加冗余，这三类DAC的输出都在1.63V左右（电源1.8V,输入共模0.9V，差摸0.8V）
2.2进制权重开始，到加桥接电容,在目前这种理想状态下仿真（电容无失配，比较器也不会比较错误？？我的理解是这样的）ENOB能到9.8bit以上，但是最后加冗余后，ENOB下降了1个bit到8.8bit

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:34
补充整理一下，目前是两个问题：
1.我的电路搭建从2进制权重开始，到加桥接电容，最后加冗余，这三类DAC ...

二进制10位为什么是6+3？这不只有九个电容吗，你总电容值冗余之前是多少

alex_zheng

   

LyuChipo 发表于 2025-8-14 13:38
二进制10位为什么是6+3？这不只有九个电容吗，你总电容值冗余之前是多少
...

差分结构就是只需要n-1的电容，差分后单个DAC就是512，2的9次方的总电容量

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:41
差分结构就是只需要n-1的电容，差分后单个DAC就是512，2的9次方的总电容量
...

我也是差分结构，但是不冗余的时候有10个电容啊，冗余分段以后6+6有效位数9.98（低频输入），第一次见到这种只要9位的，学习了

但是呢，你冗余完也才11个权重，但是你的DACverilog里面确实12位哎，这真的可以吗