在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 1086|回复: 37

[求助] 10bitSARADC,带2位冗余仿真后,与原有的电荷分配型相比ENOB还下降了

[复制链接]
发表于 2025-8-14 10:57:52 | 显示全部楼层 |阅读模式
悬赏100资产已解决
本帖最后由 alex_zheng 于 2025-8-14 13:28 编辑

差分结构的10bitSARADC,CADC为9位,带2位冗余仿真后,与原有的电荷分配型相比ENOB还下降了
原有的电荷分配型SARADC仿真下能达到9.8bit左右,加入2位冗余仿真后,ENOB反而下降了
1.首先重新单独仿真了栅压自举电路输出到DAC输入的信号ENOB没有差太多,都是14bit左右
2.仿真了两级LATCH比较器,速度应该也是够得,300M下一次比较花费1.多ns,小于3ns的需要(输入信号20MHZ,需要在4ns左右完成11次比较,9+2冗余)
3.veriloga代码权重比调整了一下,暂时没有用11位非二进制译码转9位

图片1.png
图片2.png
图片4.png




图片5.png






最佳答案

查看完整内容

肯定不一样啊,,和不加冗余的一样的话,,冗余在哪里。。。。你还是要把他正确转化到10bit去做dft,而且你加了冗余,adc的fs是会缩小的;所有这些的前提是你加的冗余是正确的 ;这是我的结构。建议参考ccliu的论文吧。。。
发表于 2025-8-14 10:57:53 | 显示全部楼层


   
alex_zheng 发表于 2025-8-15 09:21
还有就是冗余的总电容权重和要和十进制的一样吗,我看的那篇论文差分12bit我算了下他的CADC权重和并不是2 ...


肯定不一样啊,,和不加冗余的一样的话,,冗余在哪里。。。。你还是要把他正确转化到10bit去做dft,而且你加了冗余,adc的fs是会缩小的;所有这些的前提是你加的冗余是正确的

                               
登录/注册后可看大图

                               
登录/注册后可看大图
;这是我的结构。建议参考ccliu的论文吧。。。
回复

使用道具 举报

 楼主| 发表于 2025-8-14 11:03:59 | 显示全部楼层
顶.......
回复

使用道具 举报

 楼主| 发表于 2025-8-14 11:04:52 | 显示全部楼层
自己转
回复

使用道具 举报

发表于 2025-8-14 12:01:53 | 显示全部楼层
电容阵列错了吧
正常你要冗余应该给冗余的电容也接输入,为什么你的N<1> P<1>不给输入呢
另外,我看你是6+6分段,LSB部分应该是1 2 3 5 8 12,你这个3 1 2 3 5 8是什么意思呢,我感觉你最低位有误,不知道我说的对不对
你可以验证一下
回复

使用道具 举报

 楼主| 发表于 2025-8-14 13:20:26 | 显示全部楼层


   
LyuChipo 发表于 2025-8-14 12:01
电容阵列错了吧
正常你要冗余应该给冗余的电容也接输入,为什么你的N P不给输入呢
另外,我看你是6+6分段, ...


我是差分结构,加冗余前电容是6+3,冗余后是6+5,因为桥接电容Cs是2Cu(单位电容),所以低位要补偿Cd=3Cu,我看论文中Cd都是接VCM的,实际上我把sw端口pn接地也是让电容下版接VCM
回复

使用道具 举报

 楼主| 发表于 2025-8-14 13:26:49 | 显示全部楼层


   
LyuChipo 发表于 2025-8-14 12:01
电容阵列错了吧
正常你要冗余应该给冗余的电容也接输入,为什么你的N P不给输入呢
另外,我看你是6+6分段, ...


我是基于这种电容分配基础上做的加的2位冗余,加冗余前这边我的CS=2Cu,低位也是加了补偿电容Cd,最后FFT出来enob=9.8bit,
这边也有点问题,就是输出摆幅会在1.63V左右,但是我的输入只给1.6V.
我目前怀疑是比较器速度不够或者verilog代码权重设置问题。还是说我对DAC的理解还是有点偏差呢
图片6.png 图片7.png

回复

使用道具 举报

 楼主| 发表于 2025-8-14 13:34:30 | 显示全部楼层


   
alex_zheng 发表于 2025-8-14 13:26
我是基于这种电容分配基础上做的加的2位冗余,加冗余前这边我的CS=2Cu,低位也是加了补偿电容Cd,最后FFT ...


补充整理一下,目前是两个问题:
1.我的电路搭建从2进制权重开始,到加桥接电容,最后加冗余,这三类DAC的输出都在1.63V左右(电源1.8V,输入共模0.9V,差摸0.8V)
2.2进制权重开始,到加桥接电容,在目前这种理想状态下仿真(电容无失配,比较器也不会比较错误??我的理解是这样的)ENOB能到9.8bit以上,但是最后加冗余后,ENOB下降了1个bit到8.8bit
回复

使用道具 举报

发表于 2025-8-14 13:38:42 | 显示全部楼层


   
alex_zheng 发表于 2025-8-14 13:34
补充整理一下,目前是两个问题:
1.我的电路搭建从2进制权重开始,到加桥接电容,最后加冗余,这三类DAC ...


二进制10位为什么是6+3?这不只有九个电容吗,你总电容值冗余之前是多少
回复

使用道具 举报

 楼主| 发表于 2025-8-14 13:41:19 | 显示全部楼层


   
LyuChipo 发表于 2025-8-14 13:38
二进制10位为什么是6+3?这不只有九个电容吗,你总电容值冗余之前是多少
...


差分结构就是只需要n-1的电容,差分后单个DAC就是512,2的9次方的总电容量
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-4 00:21 , Processed in 0.032058 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表