晶合工艺连接pad测试latch up没有报任何错误

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如题，刚开始从业版图这一行业，之前只用过东部的工艺。最近换了晶合的工艺。我在试着看看能不能跑latch up的时候想着把n，pmos靠在一起，随便连了一个pad测试一下latch up却没有报任何错误。在用东部的时候记得是直接连接PAD就可以测latch up的错误了。看了下PDK也只有短短的俩行，分别是：nmos和pmos有源区要相距30um。规则文件里也一样只有这俩行
但他是有关于PAD的DRC规则的，所以现在非常疑惑是需要我手动确认latch up吗，还是说有专门跑latch up的文件，又或者是有连接PAD的器件识别层吗。