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礼貌的兔 发表于 2025-8-11 17:05 我去用vpwl让vdd开始从0上升到vdd(0.9V),用时10ns:
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Riching 发表于 2025-8-11 18:09 不知道你还有没有其他使能控制,可以看下电路内节点的建立过程,是不是哪里时序有些异常。还有就是PM足够 ...
礼貌的兔 发表于 2025-8-11 18:43 好的好的,谢谢。现在仿真没有使能控制,buffer一直是使能的(即使vdd还没上升到0.9)。 ...
礼貌的兔 发表于 2025-8-11 16:58 哦no,我的vdd设置了从0到0.9V共10ns:
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