二倍频电路无法正确分频

SAGACITY877 · 发表于 2025-8-8 22:34:41

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请问大家为什么使用这个电路作为二分频电路的话，时钟上升沿设置为1ns，就无法正确分频，但是设置为10ns，就可以分频，这是为什么呢，可以详细讲一下吗

asd135 · 发表于 2025-8-9 19:49:12

有一定的極限吧

SAGACITY877 · 发表于 2025-8-11 11:46:35

asd135 发表于 2025-8-9 19:49
有一定的極限吧

谢谢您啊，感觉是建立时间不够

zhanweisu33 · 发表于 2025-8-11 13:53:29

clk最左边的电路，是clk边沿检测电路，clk上升沿1ns，显然他检测不出来，增加反相器数量（奇数个）就可以了

SAGACITY877 · 发表于 2025-8-11 22:53:03

本帖最后由 SAGACITY877 于 2025-8-11 23:50 编辑

zhanweisu33 发表于 2025-8-11 13:53
clk最左边的电路，是clk边沿检测电路，clk上升沿1ns，显然他检测不出来，增加反相器数量（奇数个）就可以了 ...

我去，还真是，谢谢您啊！

不过我把这个进行级联，发现每级之间还要加两个inv，如果加一个inv他第一个周期无法正确分频，后面是对的，这个为什么呢？

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