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布线工具人 发表于 2025-7-10 09:11 你是在lfext_clk_reg的输出加的buf还是在下面这个寄存器的D端加的
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ywwuyifan 发表于 2025-7-10 14:51 仔细看了一下,大概有两个问题 1. 你的other end arrival是0.007,我猜你的capture clock source latency ...
空手的信鸽 发表于 2025-7-10 09:14 lfext_clk_reg的输出
ywwuyifan 发表于 2025-7-8 14:26 为什么你的起点arrival time是负的,你有订clock source latency吗
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