请问一下大佬们ADPLL的相位噪声如何仿真

sunty

论文中有模型和环路仿真的PN两种对比。模型预测的是每个模块在matlab计算，那环路仿真的PN怎么仿真？我用VerilogA模型加上一些非理想参数没办法跑pss和pniose，难道用simuilink模型自己构建ADPLL？还是画原理图数模混仿。恳求一下各位做过的大佬解答一下

sunty

C:\Users\孙天逸\Desktop\Snipaste_2025-06-09_22-50-19.png

sunty

像这个图片灰色部分一样

亻可白

跑出环路在锁定状态时每个模块单独的噪声，再代入每个模块噪声输入到输出的传函计算，将所有噪声相加就是环路的整体相噪

sunty

亻可白 发表于 2025-6-10 00:07
跑出环路在锁定状态时每个模块单独的噪声，再代入每个模块噪声输入到输出的传函计算，将所有噪声相加就是环 ...

这种方式不同样是用传递函数模型跑出来的结果吗？有没有什么办法直接跑PLL的输出相位噪声呢

JoyShockley

https://bbs.eetop.cn/thread-990157-1-1.html
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tanborui123

sunty 发表于 2025-6-10 10:39
这种方式不同样是用传递函数模型跑出来的结果吗？有没有什么办法直接跑PLL的输出相位噪声呢 ...

这样太费劲了，如果你要整个PLL跑噪声，首先你是数模混合电路，你肯定要跑AMS仿真，那这样你只能跑tran noise，整个模拟部分电路全部用晶体管级电路的话，这样子的话我觉得tran都跑不动，DTC加入到环路中时我跑过一次仿真，其他所有地方都用verilogA模型，一个step就到了几百as级别。那你只能考虑另一种方法，就是用VerilogA写出带有噪声的模型，但是这也不简单，所有部分都要写上去也够麻烦的。反而DTC TDC这些数模转换部分的量化噪声还是相对能跑的，不如把量化噪声和其他噪声分开来跑，这样子好操作一些吧。

亻可白

sunty 发表于 2025-6-10 10:39
这种方式不同样是用传递函数模型跑出来的结果吗？有没有什么办法直接跑PLL的输出相位噪声呢 ...

不好意思我看错了，两种直接得到pll的相噪，一种就是trans noise，一种是verilog A模型，胡老师上面发的第二个链接中有相关的介绍，你可以了解下