课题组第二篇JSSC上线–A PLL Technique: Charge-Steering Sampling

JoyShockley

课题组第二篇JSSC上线！

“A PLL Technique: Charge-Steering Sampling”

https://ieeexplore.ieee.org/document/11017517 (开放获取，免费下载)

在JSSC中，通常”题目越短事越大“，我们希望 Charge-Steering Sampling 也不例外。
这篇长达16页的文章，我们可以确定没有一个段落是多余的。每一个句子、每一张图表、每一个公式、甚至每一个变量下标，都是反复推敲，字斟句酌的结果。这一点相信读过我们论文的读者会有体会。

全新的简洁优雅技术理念，全新的理论分析模型，全新的Verilog/-AMS 建模，以及18条精心准备的脚注，相信能给我们的读者带来深度技术阅读的享受。

特别地，在附录部分，我们针对数控振荡器Verilog延时建模的有限1fs精度问题，提出了我们的解决方案。这将是未来迈向sub-10fs的ADPLL设计不可或缺的。

• Simple & Elegant 的电荷舵结构
  

• 电荷舵采样工作原理
  

• 基于电荷舵采样的全数字锁相环
  

• 带有死区的数字滤波器 Verilog 模型
  

• CSS + SAR ADC
  

• 提出的Sub-50fs中高精度DCO Verilog 建模
  

• 极低抖动测试结果
  

• 通过测试全面评估带死区的数字滤波器对环路的性能影响
  

zwlsz

恭喜恭喜，祝贺楼主

昵称未占用

恭喜楼主

Freirejud

恭喜恭喜，祝贺楼主，好好学习一下！

joshuacp

Good.