PT setup violation!!!!

dingyisuper1 · 发表于 2025-5-21 16:28:00

yuenlee 发表于 2025-5-21 16:05
你好，目前是ARR新手，想请问clock source latency要设定多少有什么参考标准吗
如果要设定是在CTS前先设 ...

他的意思是你没有长clock tree，cts做完了吗？

dingyisuper1 · 发表于 2025-5-21 16:30:18

yuenlee 发表于 2025-5-21 13:40
非常感谢你的回答!

cell delay 我有去查看table 但数字确实是在合理区间

不用客气0.0 我没用过icc2，不知道具体的命令，你把cell加进去之后可能需要update_timing一下，可以试试。如果加成功的话，path上肯定可以看到你新加的cell的delay

yuenlee · 发表于 2025-5-21 16:30:47

dingyisuper1 发表于 2025-5-21 16:28
他的意思是你没有长clock tree，cts做完了吗？

我是有做CTS 所以是没有做成功的意思吗!!!
不好意思想请问要怎么check CTS是否有做完与否
我是跑指令没跳出error甚么的......

icc_learner · 发表于 2025-5-21 17:13:34

yuenlee 发表于 2025-5-21 13:40
非常感谢你的回答!

cell delay 我有去查看table 但数字确实是在合理区间

legalize之后要route，没有物理连接，用ecoroute一下，不然只是随便扔了个cell进去

icc_learner · 发表于 2025-5-21 18:06:34

或者你place之前没有去掉filler

yuenlee · 发表于 2025-5-22 08:33:54

dingyisuper1 发表于 2025-5-21 16:30
不用客气0.0 我没用过icc2，不知道具体的命令，你把cell加进去之后可能需要update_timing一下，可以试试 ...

目前是有顺利产生buffer在路径上，不过加上后有出现一个hold violation
感觉还要多尝试才能顺利解决

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wgh_hua · 发表于 2025-6-23 17:26:26

检查下约束，从path 上来看，start point 与endpoint 不是一个clk，

yuenlee · 发表于 2025-6-24 08:32:33

wgh_hua 发表于 2025-6-23 17:26
检查下约束，从path 上来看，start point 与endpoint 不是一个clk，

确实是不同clk，有跟前端确认是可以set_false_path

[求助] PT setup violation!!!!