PT setup violation!!!!

yuenlee

目前使用完ICC2后去PT检查有没有setup/hold violation
发现有三个setup violation

                               
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想请问前辈们遇到setup violation的时候要怎么去做处理，下面有timing report，
小弟第一次做这方面的工作，身边没有可以询问的对象

我有试着用fix_eco_timing -methods {size_cell} -type setup
但会遇到Information: Loading library 'worst' data due to accessing lib cells not linked in the current design. (LNK-041)
Fixing Summary:
--------------------------------------------------------
Total violating endpoints found                        3
Total violating endpoints fixed                        0
Total violating endpoints remaining                    3
Total percentage of violations fixed                 0.0%


****************************************
Report : timing

        collection of 1 path(s)
        -sort_by slack
Design :
Version: S-2021.06-SP5
Date   : Mon May 19 13:32:43 2025
****************************************
  Startpoint: I_flash_bist_16K/I_mbist_16K/I_testitem_16K/loop_pare_reg
               (rising edge-triggered flip-flop clocked by CLKI4)
  Endpoint: I_flash_bist_16K/I_sync_16K/td_loop_d_reg
               (rising edge-triggered flip-flop clocked by TCK)
  Path Group: TCK
  Path Type: max

  Point                                                   Incr       Path
  ------------------------------------------------------------------------------
  clock CLKI4 (rise edge)                               896.00     896.00
  clock source latency                                    0.00     896.00
  I_flash_bist_16K/I_mbist_16K/I_testitem_16K/clki (testitem_16K)
                                                          0.00     896.00 r
  I_flash_bist_16K/I_mbist_16K/I_testitem_16K/ctosc_drc_inst_7578/Y (BUFX20V50L500T07R)
                                                          0.62 &   896.62 r
  I_flash_bist_16K/I_mbist_16K/I_testitem_16K/loop_pare_reg/CK (SDFXRQX2V50L500T07R)
                                                          0.00 &   896.62 r
  I_flash_bist_16K/I_mbist_16K/I_testitem_16K/loop_pare_reg/Q (SDFXRQX2V50L500T07R)
                                                          1.76 &   898.38 f
  I_flash_bist_16K/I_mbist_16K/I_testitem_16K/loop_pare (testitem_16K)
                                                          0.00 &   898.38 f
  I_flash_bist_16K/I_mbist_16K/loop_pare (mbist_16K)      0.00 &   898.38 f
  I_flash_bist_16K/ZBUF_20_inst_10272/Y (BUFX8V50L500T07R)
                                                          0.65 &   899.03 f
  I_flash_bist_16K/I_sync_16K/loop_pare (sync_16K)        0.00 &   899.03 f
  I_flash_bist_16K/I_sync_16K/U11/Y (NOR2X12V50L500T07R)
                                                          0.52 &   899.55 r
  I_flash_bist_16K/I_sync_16K/ctmTdsLR_1_2271/Y (NAND3X8V50L500T07R)
                                                          0.36 &   899.92 f
  I_flash_bist_16K/I_sync_16K/U4/Y (NAND21X4V50L500T07R)
                                                          0.50 &   900.42 f
  I_flash_bist_16K/I_sync_16K/gre_d_INV_14_inst_17732/Y (CKINVX4V50L500T07R)
                                                          0.18 &   900.60 r
  I_flash_bist_16K/I_sync_16K/td_loop_d_reg/D (SDFXRQX4V50L500T07R)
                                                          0.00 &   900.60 r
  data arrival time                                                900.60

  clock TCK (rise edge)                                 900.00     900.00
  clock source latency                                    0.00     900.00
  I_flash_bist_16K/TCK (flash_bist_16K)                   0.00     900.00 r
  I_flash_bist_16K/I_sync_16K/tck (sync_16K)              0.00 &   900.00 r
  I_flash_bist_16K/I_sync_16K/td_loop_d_reg/CK (SDFXRQX4V50L500T07R)
                                                          0.19 &   900.19 r
  clock reconvergence pessimism                           0.00     900.19
  clock uncertainty                                      -0.20     899.99
  library setup time                                     -0.56     899.44
  data required time                                               899.44
  ------------------------------------------------------------------------------
  data required time                                               899.44
  data arrival time                                               -900.60
  ------------------------------------------------------------------------------
  slack (VIOLATED)                                                  -1.16


***** End Of Report *****

dingyisuper1

首先就是你这是什么工艺，为啥cell delay这么大？0.0
其次就是我没用过pt fix timing，你上面报的那个information怪怪的，最好man一下看看；
然后回到这个问题，你用size_cell方式fix setup，他没修掉，我看你的path上都没有lvt cell，可能你没有在库里面加进去，或者你没有指定相关的keywords告诉工具，lvt和svt cell可以互相换，我没用pt修过，不知道具体的指令，你得自己找找。反正目的是为了减少data arrival time。
然后就是假设你真的就没办法换lvt cell，或者说你这个工艺库里面就是没有lvt，那还可以通过增加data required time来修，简单说就是你手动往capture path上插buffer。一般来说timing eco工具不会动clock path，所以这种需要你手动插

yuenlee

help

hspice

没什么啊，这不就是常见的问题嘛。看看能不能修一下（就是把delay大的路径减小一点，比如上面的loop_pare_reg/Q），如果修不过来，就把这个路径打断呗

yuenlee

   

hspice 发表于 2025-5-19 15:28
没什么啊，这不就是常见的问题嘛。看看能不能修一下（就是把delay大的路径减小一点，比如上面的loop_pare_r ...

能否有更详细一点点的方向 因为第一次做真的没有头绪

size_cell insert_buffer這些的嗎

Nodzzz

首先和前端确认一下这个路径是不是真实存在的，如果是真实存在的，考虑这个1ns的vio合理不合理，这个延迟值是否匹配当前做的工艺，如果是，把该路径上的所有cell size up，再重新报一下。但是我感觉你这个900ns互相减的情况不太像真实路径。

yuenlee

   

dingyisuper1 发表于 2025-5-20 16:51
首先就是你这是什么工艺，为啥cell delay这么大？0.0
其次就是我没用过pt fix timing，你上面报的那个infor ...

非常感谢你的回答!

cell delay 我有去查看table 但数字确实是在合理区间
库里面确实是没有没有lvt cell，所以这个办法目前无法使用

目前是听取您的建议采用往capture path上插buffer的方式，
insert_buffer I_flash_bist_16K/I_sync_16K/td_loop_d_reg/CK -lib_cell {CKBUFX6V50L500T07R}
place_eco_cells -cells {I_flash_bist_16K/I_sync_16K/eco_cell} -legalize_only
后续再次去确认timing report发现好像没有什么改变，
不确定是否我设定正确，目前还在尝试当ˊ中，
想请问您如果插buffer成功的话，timing report的 data required time 是不是就会增加buffer的路径


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clock TCK (rise edge)                                 900.00     900.00
  clock source latency                                    0.00     900.00
  I_flash_bist_16K/TCK (flash_bist_16K)                   0.00     900.00 r
  I_flash_bist_16K/I_sync_16K/tck (sync_16K)              0.00     900.00 r
  I_flash_bist_16K/I_sync_16K/td_loop_d_reg/CK (SDFXRQX4V50L500T07R)
                                                          0.00     900.00 r
  clock reconvergence pessimism                           0.00     900.00
  clock uncertainty                                      -0.20     899.80
  library setup time                                     -0.70     899.10
  data required time                                               899.10

yuenlee

   

Nodzzz 发表于 2025-5-21 09:57
首先和前端确认一下这个路径是不是真实存在的，如果是真实存在的，考虑这个1ns的vio合理不合理，这个延迟值 ...

很感谢你的建议!
近期会找时间跟前端开会确认一下，非常感谢你的回答～～

Challensys

这是 APR 后的 STA 检查？

那为什么时钟树延时是0？

yuenlee

   

Challensys 发表于 2025-5-21 15:23
这是 APR 后的 STA 检查？

那为什么时钟树延时是0？

你好，目前是ARR新手，想请问clock source latency要设定多少 有什么参考标准吗
如果要设定是在CTS前先设定好吗，感谢您!