Notch Filter推导求助

imefox

yangleiqiang 发表于 2025-6-21 06:41
就这么说吧，教科书上就是这么写的。还要坚持吗？

那说明你看书不仔细，可以复习一下开关电容电路

imefox

tf001 发表于 2025-7-1 17:57
谢谢您的回复，理解了您的计算方法，但有一点不太明白：用这种方法计算的传输函数：当输入信号频率f为fs ...

此处，开关电容电路的“+”不是把信号在同一时刻叠加起来，倒是有点像逻辑“或”操作。如果噪声频率是2k*fs，相当于ph1和ph2的输出都是这个噪声的1倍。

yangleiqiang

imefox 发表于 2025-7-2 15:08
那说明你看书不仔细，可以复习一下开关电容电路

那请教一下这图上半部分为一个等效电阻，下半部分为一个等效电阻，俩等效电阻的并联后再加负载电容，怎么就有陷波作用呢?明明是两个最基本的等效电阻并联？

tf001

sea11038 发表于 2025-7-1 23:18
是的，我日志里的推导只是离散采样过程的推导，还没加零阶保持的推导(其实就是个sinc函数)，零阶保持就是 ...

谢谢前辈回复，这下明白了，是把采样保持当作采样+保持两步来考虑，之前是把它们混起来了。再请教一下，bg中的opamp的chopper
1. 现在bg带宽在比较窄30k左右，chopper频率为200kHz，notch filter的频率为100kHz，仿真pss+pstb发现，loopgain低频时增益下降比较明显；下降了30dB，这是为什么？我尝试修改了pss的maxfreq设置，会有影响，但还是和dc时的有较大差别。现在想明白是仿真的设置问题，还是理论确实会引起低频增益的下降？

tf001

imefox 发表于 2025-7-2 15:17
此处，开关电容电路的“+”不是把信号在同一时刻叠加起来，倒是有点像逻辑“或”操作。如果噪声频率是2k* ...

谢谢您的回复，您的意思是把上下两个开关采样保持电路，理解成两个一样的，只是一个是正常采样保持，另一个相当于它的delay，这样“相加”组成了输出，是这个意思吧？

sea11038

tf001 发表于 2025-7-3 17:07
谢谢前辈回复，这下明白了，是把采样保持当作采样+保持两步来考虑，之前是把它们混起来了。再请教一下，b ...

低频是从多少频率起始开始设置仿真的，有对比的仿真图否？

tf001

sea11038 发表于 2025-7-4 09:01
低频是从多少频率起始开始设置仿真的，有对比的仿真图否？

低频是从0.01Hz开始的。截图一直提示超过了最大字符数，贴不上来。。。stb和pstb的仿真，高频时能看出来在fs的被频处滤波的；其他部分曲线基本重合，只在低频时发生了变化，pstb少了30dB，相当于主极点也发生了变化

tf001

sea11038 发表于 2025-7-4 09:01
低频是从多少频率起始开始设置仿真的，有对比的仿真图否？

                               
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自己画图似乎可以~

yangleiqiang

imefox 发表于 2025-7-2 15:08
那说明你看书不仔细，可以复习一下开关电容电路

一般而言，开关电容电路采样频率需要远远大于信号频率至少几十倍，才可以将开关电容电路进行电阻等效，这个案例中开关频率几乎跟信号频率相当，所以压根不是开关电容电路的典型应用，其就是个采样保持电路，正好卡在三角波的中心点进行采样，所以推导半天的差分方程其实是没有意义的。他这个电路跟相位差关系非常大，而不是跟频率严格相关。所以说是陷波器还是不合理。

sea11038

tf001 发表于 2025-7-4 09:30
自己画图似乎可以~

先试试下边这个链接里我8楼的回帖？
https://bbs.eetop.cn/thread-963195-1-1.html

强行解释的话就是斩波工作时瞬态稳定时的静态工作点出了些变化，与stb仿真时的静态工作点不同。假如stb时的DC输出电压为1V，输出点上端的PMOS管的vds假如为200mV，而斩波工作时某半个周期输出稳定时电压为1.02V，则上端PMOS管的vds为180mV，则这两种状态下PMOS管的rds是不同的，那么增益就会不同，极点位置也会不同，只能先瞎猜这么多了。。。