IIC硬件PAD-IO设计仿真

Ecooq · 发表于 2025-4-21 11:58:54

前辈指点一下IIC的PAD-IO设计如何进行验证。最近在设计iic的硬件电路，sda在经过PAD进入从机的时候我设计了开漏电路，并且下拉的NMOS接了限流电阻（300多欧），在开漏的基础上并联了一个NMOS组成的ESD保护电路，sda在写的时候输入到

施密特触发器的栅极的sda信号我用了一个3.4k电阻进行整流滤波。经过

施密特电路之后输出sda信号。我能不能用100k的master来验证我的PAD设计是否合理？需要考虑sda和scl的各项指标吗？比如vih，vil，tsp，tr，tf，等等。还是仿真的时候sda经过PAD能把数据写进去就行？

ol0930 · 发表于 2025-4-21 11:58:55

本帖最后由 ol0930 于 2025-4-27 10:37 编辑

Ecooq 发表于 2025-4-23 11:03
这些指标是咋考虑的？难不成让我根据寄生电容和上拉电阻算？

只考虑最基本的tr和tf以及高低电平维持时间，就可以收敛出在一定的负载电容下，I2C通讯所需要的驱动能力以及上拉电阻阻值；

先考虑负载电容和上拉电阻，寄生电容的影响一般不占主导地位。

ol0930 · 发表于 2025-4-23 10:32:01

100K的master？普通I2C的总线上拉是几Kohm的，100K上ohm太弱了，根据通讯速度要求选择合适的总线上拉进行仿真。

需要考虑指标。

sutaotao2001 · 发表于 2025-4-23 10:55:21

kankan

sutaotao2001 · 发表于 2025-4-23 10:57:13

2.2k 到10K欧

Ecooq · 发表于 2025-4-23 11:01:46

ol0930 发表于 2025-4-23 10:32
100K的master？普通I2C的总线上拉是几Kohm的，100K上ohm太弱了，根据通讯速度要求选择合适的总线上拉进行仿 ...

因为slave设计最大支持400k，然后用200k试了，上拉电阻用的4.7k，电压给的3.3v。结果是200k能写，但是100k写不了。

Ecooq · 发表于 2025-4-23 11:03:00

ol0930 发表于 2025-4-23 10:32
100K的master？普通I2C的总线上拉是几Kohm的，100K上ohm太弱了，根据通讯速度要求选择合适的总线上拉进行仿 ...

这些指标是咋考虑的？难不成让我根据寄生电容和上拉电阻算？

Ecooq · 发表于 2025-4-23 11:16:47

ol0930 发表于 2025-4-23 10:32
100K的master？普通I2C的总线上拉是几Kohm的，100K上ohm太弱了，根据通讯速度要求选择合适的总线上拉进行仿 ...

上拉电阻用的4.7k。master是100k的

Ecooq · 发表于 2025-4-27 11:18:59

ol0930 发表于 2025-4-21 11:58
只考虑最基本的tr和tf以及高低电平维持时间，就可以收敛出在一定的负载电容下，I2C通讯所需要的驱动能力以 ...

谢谢

Ecooq · 发表于 2025-4-27 13:49:13

ol0930 发表于 2025-4-21 11:58
只考虑最基本的tr和tf以及高低电平维持时间，就可以收敛出在一定的负载电容下，I2C通讯所需要的驱动能力以 ...

我的验证思路是在跑仿真的时候将tr，tf按照手册的极限值设置，然后th,tl按照占空比50%设置.然后跑PAD的仿真。观察是否满足0.3，0.7和vih，vil指标。如果不满足通过修改NMOS的宽长比进行调整。直到满足指标为止。请问我这个思路是否开门。

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