为何PLL相噪曲线在10M总有一个相噪尖峰而且高频相噪急剧恶化

清水湾de吃货

亻可白 发表于 2025-1-31 20:39
我试着看了下你的环路参数，环路并不稳定，你的相位裕度只有0.59°？另外按照你现在的环路参数，1MHz地方 ...

请问为什么闭环特性的相位噪声没办法通过pnoise得到

fallangel

建议你把环路特性，及每一个block的噪声通过环路方程推导出来，这样你就知道为什么pnoise仿真不出来。彻底理解环路先，别着急忙慌的一通仿真。

清水湾de吃货

fallangel 发表于 2025-2-1 12:00
建议你把环路特性，及每一个block的噪声通过环路方程推导出来，这样你就知道为什么pnoise仿真不出来。彻底 ...

我matlab和cadence都建模了，包括行为级模型和稳定性模型，建模的是没有问题的，相位噪声也对，只有pnoise跑出来不对

亻可白

清水湾de吃货 发表于 2025-1-31 21:05
请问为什么闭环特性的相位噪声没办法通过pnoise得到

pll锁定的过程并非是一个周期稳态的过程，其频率相位等都是在不断变化接近一个稳定的值

清水湾de吃货

亻可白 发表于 2025-2-2 11:04
pll锁定的过程并非是一个周期稳态的过程，其频率相位等都是在不断变化接近一个稳定的值
...

我tstab设定到锁定后vctrl稳定ripple之后也不行吗

tanborui123

按道理分频比比较大的时候，pss跨越两个差距较大的时钟频率段会很难收敛。首先你能确定你的pss time波形，比如vctrl是正确的值吗，pfd输出这些都是正确的值吗，没看过的话先看一下。然后你pss跑整个pll的话，因为有输入参考，那么pss的基波肯定是10MHz，你的pnoise谐波选择对了吗？这些如果都没问题，那建议你matlab算一下噪声看会不会有同样的现象