set_output_delay相关问题求助

刘兴国

现在有这么一个需求：
       假设时钟CLK周期是100ns，信号A是时钟CLK下降沿触发的逻辑，我在内部一般会加一个反向器，生成CLK_inv，然后用CLK_inv作为时钟来处理A相关的逻辑。
       如果希望时钟下降沿来了之后A信号能尽快输出出去。我会设置一下set_output_delay。如果我设置一个set_output_delay -clock CLK_inv -max 90,这样相当于将A信号在芯片内部的延时约束到了10ns以内。
       但是在PR之后，虽然仍然满足以CLK_inv为参考A信号能在10ns内送到芯片端口，但是由于CLK_inv是生成时钟，会插入时钟树，导致CLK_inv与输入CLK之间存在较大延时。如果从芯片外围观察，A信号就不止落后CLK下降沿10ns了，而且这个延时也不好估量，具体和时钟树长度有关。
      想请教各位，这种问题需要怎么解决？

fimwest

set_output_delay -clock CLK -clock_fall -max 90

刘兴国

fimwest 发表于 2025-1-5 18:16
set_output_delay -clock CLK -clock_fall -max 90

您的意思就是不用实际驱动时钟来约束，用实际端口时钟来约束是吧？

dingyisuper1

我们有过类似但也没那么类似的case，解决方案是pr之后看tree的长度返回给前端再调sdc；
但是我个人认为，如果要求没这么极端，就按更悲观的那个设一下就可以，就让工具多修一点呗，如果确实修不掉，再在保证功能能满足的条件下适当放一点就好

刘兴国

dingyisuper1 发表于 2025-1-6 14:19
我们有过类似但也没那么类似的case，解决方案是pr之后看tree的长度返回给前端再调sdc；
但是我个人认为，如 ...

目前我也是这么处理，但是每次修感觉有点麻烦，想有没有方式可以彻底解决这种问题。

ywwuyifan

set_output_delay  90  -max  -clock  CLK_inv  [get_ports  signal_A]  -reference_pin  pick_a_register_instance_here/CK
让tool知道这个port的clock path到底有多长

刘兴国

ywwuyifan 发表于 2025-1-6 15:28
set_output_delay  90  -max  -clock  CLK_inv  [get_ports  signal_A]  -reference_pin  pick_a_register_ ...

这样定义的话会约束的更松吧？就完全从选择的寄存器CK端开始计算延时了？CK端之前的传播延时会考虑进去吗？