衬底电位可以大于源极电位吗？

huangzhh1085 · 发表于 6 天前

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请教各位同仁，拉扎维书上的例子说，衬底电位高于源端可以使Vth变小，我有个疑问，这样接法，不担心衬底和源之间的PN结正偏吗？这个正偏PN结会导致漏电吗？

xdf666 · 发表于 6 天前

确实是个好问题，蹲一个回答。

TOPEEP108 · 发表于 6 天前

我觉得这个问题是存在的。在工艺厂的PDK中，会提供不同阈值的MOS管，一般低阈值的MOS漏电较大

18102471163 · 发表于 5 天前

1. 要看是NMOS还是PMOS，PMOS就可以衬底比源端高
2. 可以用FDSOI的工艺，这种工艺可以把衬底和源漏端用绝缘层隔离开，就可以相对随意接衬底电位了

iWeiguo · 发表于 5 天前

1)可以正偏，正偏不一定导通，控制正偏与漏电；2)工艺是否支持衬底单独偏执；

liuzexue · 发表于 5 天前

Deep N Well

cyl · 发表于 5 天前

听别人说过利用反向衬偏效应减小vth, 没实际见过.
万一正偏,会向psub注入电流, 慎重吧.

acging · 发表于 5 天前

SOI很常用，普通CMOS慎用。

18271571115 · 发表于 5 天前

这个很常见的，DNWLL工艺，Bulk和PSUB正偏来降低N管Vth，需要控制好正偏导通电流。然后单独加Guardring。

[讨论] 衬底电位可以大于源极电位吗？