自己主动添加的寄生电容

orientview · 发表于 2024-12-29 22:32:56

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在原理图仿真的时候，需要，而画layout，跑LVS的时候，自动屏蔽，是如何设置的啊？

acrofoxAgain · 发表于 2024-12-29 22:55:34

设置lvsIgnore属性为TRUE

orientview · 发表于 2024-12-29 23:07:39

acrofoxAgain 发表于 2024-12-29 22:55
设置lvsIgnore属性为TRUE

谢谢，去哪里设置lvsIgnore属性啊？

能否截个图啊？

acrofoxAgain · 发表于 2024-12-30 08:52:36

选中电容，q, add
你还可以看看analogLib库中的vdd, vdc，vpulse 等单元的property，这些都是不做LVS的。

orientview · 发表于 2024-12-30 14:52:38

acrofoxAgain 发表于 2024-12-30 08:52
选中电容，q, add
你还可以看看analogLib库中的vdd, vdc，vpulse 等单元的property，这些都是不做LVS的。 ...

谢谢，analoglib里面的理想电容，是不是也是不被LVS的啊？

orientview · 发表于 2024-12-30 15:01:26

acrofoxAgain 发表于 2024-12-30 08:52
选中电容，q, add
你还可以看看analogLib库中的vdd, vdc，vpulse 等单元的property，这些都是不做LVS的。 ...

还是需要这样啊？

acrofoxAgain · 发表于 2024-12-30 15:04:54

本帖最后由 acrofoxAgain 于 2024-12-30 15:07 编辑

Type选boolean就行

设了这个选项的，LVS会忽略，跟理想不理想无关。

为了不把自己搞晕，设了这个选项时，最好是在该参数的display处选both，让原理图中明明白白显示出设了lvsIgnore

orientview · 发表于 2024-12-30 15:13:32

acrofoxAgain 发表于 2024-12-30 15:04
Type选boolean就行

设了这个选项的，LVS会忽略，跟理想不理想无关。

谢谢，电容的一端要接VSS，就算把电容屏蔽了，这个VSS接线会不会引来网表错误或者别的什么LVS错误？

acrofoxAgain · 发表于 2024-12-30 15:36:16

orientview 发表于 2024-12-30 15:13
谢谢，电容的一端要接VSS，就算把电容屏蔽了，这个VSS接线会不会引来网表错误或者别的什么LVS错误？
...

不会的呀，加了这个选项，CDL中就没有这个器件了。但是仿真网表会有。

이지은 · 发表于 2025-1-3 17:47:36

复制个电路出来，把那个器件快捷键shift+delete，给它ignore跑lvs

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