如何设计数字存算一体电路

lzx_pku · 发表于 2024-12-18 20:40:57

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请问如何用systemverilog or verilog设计数字存算一体电路？我现在的疑惑是能否用硬件描述语言设计数字存算？如果能，难不成是用sv对sram进行功能建模，之后对sram进行修改设计成CIM逻辑吗？

jiangnaner · 发表于 2024-12-18 21:16:51

不懂

xduic · 发表于 2024-12-19 09:15:31

看要不要改sram的cell了，改的话需要修改标准单元库然后按照数字流程做，但这样比较麻烦

tinytera · 发表于 2024-12-19 10:44:18

不能

lzx_pku · 发表于 2024-12-19 20:54:08

tinytera 发表于 2024-12-19 10:44
不能

所以请问是只能用virtuoso用管子一个个搭建是吗，感谢！

lzx_pku · 发表于 2024-12-19 20:55:05

xduic 发表于 2024-12-19 09:15
看要不要改sram的cell了，改的话需要修改标准单元库然后按照数字流程做，但这样比较麻烦 ...

请问有没有关于数字存算比较好的项目或者课程，我是纯小白，只用过virtuoso搭建过SRAM，论文倒是看了不少，但是感觉没啥思路。

xduic · 发表于 2024-12-20 10:17:58

lzx_pku 发表于 2024-12-19 20:55
请问有没有关于数字存算比较好的项目或者课程，我是纯小白，只用过virtuoso搭建过SRAM，论文倒是看了不少 ...

这种东西都是高校自己做着玩没有标准的benchmark 组里没积累的话纯小白不建议入坑

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