运放的增益和预估偏差较大的问题

baliga

当电源电压升高时，DC point中的rout已经不可信了，这个时候的rout可以通过扫描mos管I-V曲线求导分之一得到。电源电压越高，实际的rout越小，越接近于ron

qiaogang2220

Vds压差大，漏电大，小信号输出阻抗已经大于输出管子的1/gdb了，这时的输出阻抗是1/gdb，不是gm*ro或者共源共栅的gm*ro*gm*ro

Riching

baliga 发表于 2024-12-4 16:19
当电源电压升高时，DC point中的rout已经不可信了，这个时候的rout可以通过扫描mos管I-V曲线求导分之一得到 ...

那是用MOS的端口电流求导吗，我有根据前面朋友的建议仿真单个MOS管，当VDS很大时，mos端口电流求导的ro会小于DC point里的rout挺多。我现在猜测软件进行stb仿真计算时在VDS较大时对mos的rout模型是用端口电流求导取倒数得到的，而不是用ids求导取倒数。不过这个猜测不好验证，一方面看不到mos的仿真模型，一方面如果想在运放里对一个mos的I-V求导不知道怎么操作

baliga

Riching 发表于 2024-12-4 18:11
那是用MOS的端口电流求导吗，我有根据前面朋友的建议仿真单个MOS管，当VDS很大时，mos端口电流求导的ro会 ...

我之前的做法是把管子单独拎出来仿，因为运放里静态工作点确定时，管子的vgs，vds是知道的，仿真固定vgs的i-v曲线，取对应vds时的rout就可以了

Riching

baliga 发表于 2024-12-5 09:15
我之前的做法是把管子单独拎出来仿，因为运放里静态工作点确定时，管子的vgs，vds是知道的，仿真固定vgs ...

有道理，我尝试一下看看

Riching

baliga 发表于 2024-12-5 09:15
我之前的做法是把管子单独拎出来仿，因为运放里静态工作点确定时，管子的vgs，vds是知道的，仿真固定vgs ...

想请问你之前有试过这样单独仿真PMOS吗，我发现了一个奇怪的现象，在华虹和tsmc工艺下我都试了下，如果将NMOS的D端电流、S端电流和ids对VDS求导，得出的gds和DC point看到的gds是对应的。但换成PMOS就不行了，相差很大，暂时还不知道为什么。

Riching

感谢各位的建议，最终确定了问题出在输出负载的cascode PMOS在5.5V时VSD大到4V，此时bulk漏电到了6nA，一般应该是pA级，尝试在bulk端接个1T电阻，增益仿真值和公式计算误差减少到3dB。也尝试把输入共模调高，因为stb中运放接成单位负反馈，所以VOUT电压也会调高，此时这个cascode PMOS的VSD减少到3.19V，此时bulk漏电0.3nA，管子工作区和之前没有变化，但此时增益仿真值和公式计算误差不到1dB。也算是侧面验证了漏电的影响。查看格雷的模拟书上提供了这一漏电流的公式，漏电流对VD求导得到gdb，可以用1/gdb来模拟DB之间的漏电路径的阻抗，在我的仿真中是大概41M左右，小于PMOS cascode的阻抗，所以这个相对来说的小电阻导致了我仿真增益小于公式计算的增益。如果我在3.8V下将该电阻挂在PMOS的漏端，也会看到仿真增益比公式计算的增益小10dB。目前来说，这个问题应该是闭环了，感谢各位讨论！

yangnanfrank

Riching 发表于 2024-12-4 10:40
感谢回复，我按你的建议仿真了一下NMOS的漏端电流ID-VDS和器件ds之间电流ids-VDS曲线，两个对比了一下，在 ...

看了你的结论，总结的很到位！


这个说起来就是我们用的理想模型，用gm/gds来计算小信号增益，默认的条件是大信号不会影响小信号的特性，实际上会略微受到影响的。

不一定要掌握所有的高阶模型带来的影响，但是要知道背后的机理和影响的方向。