Verdi 遇到 undefined module 问题

jumpyoung

求助：使用VCS仿真Xilinx IP,按照网上的步骤编译Vivado的 VCS仿真库，没有报错。
使用Makefile脚本compile、elaborate、sim都没有error和warning.
但是用Verdi打开设计时，Xilinx的 IP 都是 undefined mudule.谁知道这个怎么解决吗？
报错截图

手动添加编译Vivado安装目录下的data/src文件太麻烦。VCS和Vivado版本也是兼容的。