Verdi 遇到 undefined module 问题

jumpyoung

帖子不要沉啊啊啊

kk316

jumpyoung 发表于 2024-11-24 12:17
您好，感谢回复我的帖子，makefile是我在知乎上找的，稍微改了改，可以跑起来
setup文件如下

这系统有回复也不提醒，刚看到额

kk316

jumpyoung 发表于 2024-12-5 12:08
帖子不要沉啊啊啊

帮你找了个链接 https://blog.csdn.net/weixin_44681954/article/details/132544331

重点看 synopsys_sim.setup 设置那个 others 那一行。

要把你生成的 xilixnIP 库的那个 setup 文件路径添加进去。

你的脚本我没看完，你先试试上面的方法

kk316

jumpyoung 发表于 2024-11-24 12:17
您好，感谢回复我的帖子，makefile是我在知乎上找的，稍微改了改，可以跑起来
setup文件如下

刚发现 你改好了 233

kk316

jumpyoung 发表于 2024-11-24 12:09
使用 Vivado编译好的仿真库放在/usr/Xilinx/VivadoLib/目录下了
synopsys_sim.setup

setup 文件 others 那一行，要用你生成的库路径

jumpyoung

kk316 发表于 2024-12-7 22:48
setup 文件 others 那一行，要用你生成的库路径

您好，我仿真里的setup文件里面直径指向了编译的库所在的路径下的setup文件。我这里VCS编译是不报错的，说明库路径没问题，就是感觉Verdi找不到编译的库

1. 
   
2. 
   
3. Xilinx_Lib : ./Temp/VCS/work
   
4. OTHERS=/usr/Xilinx/VivadoLib/synopsys_sim.setup
   
5. 
   
6. 
   
7. 
   

复制代码

kk316

jumpyoung 发表于 2024-12-9 20:05
您好，我仿真里的setup文件里面直径指向了编译的库所在的路径下的setup文件。我这里VCS编译是不报错的， ...

compile_simlib -simulator vcs -simulator_exec_path {/home/kkk/Synopsys/vcs/V-2023.12-SP2/bin} -family all -language all -library all -dir {/home/kkk/WorkSpace/Vivado2022_VCS2023_SimLib} -no_systemc_compile

看你的编译生成命令，不是指向另一个路径了吗

jumpyoung

kk316 发表于 2024-12-10 16:51
compile_simlib -simulator vcs -simulator_exec_path {/home/kkk/Synopsys/vcs/V-2023.12-SP2/bin} -fam ...

之前我以为是我编译的仿真库有问题，所以又重新编译了一次，这两个路径下的库是一样的，都存在

jumpyoung

唉，折腾了这么久，终于解决了，总结一下：
参考了这篇文档 https://blog.csdn.net/agdhun/article/details/106169054
1、首先 Verdi中 XIlinx IP 显示undefined module 其实不影响仿真结果，如果有强迫症，不想看到undefined module ,应该 在Makefile的 vlogan 和  vcs 命令中都加上 -kdb选项。 当然使用-kdb选项 的前提是需要在 预编译仿真库前  在Vivado中 tcl console 中 使用 下面命令配置库编译选项

1. config_compile_simlib -cfgopt {vcs_mx.verilog.axi_bfm:-sverilog -nc -kdb}
   
2. config_compile_simlib -cfgopt {vcs_mx.verilog.ieee:-sverilog -nc -kdb}
   
3. config_compile_simlib -cfgopt {vcs_mx.verilog.simprim:+v2k -nc  +define+XIL_TIMING -kdb}
   
4. config_compile_simlib -cfgopt {vcs_mx.verilog.std:-sverilog -nc -kdb}
   
5. config_compile_simlib -cfgopt {vcs_mx.verilog.synopsys:-sverilog -nc -kdb}
   
6. config_compile_simlib -cfgopt {vcs_mx.verilog.unisim:+v2k -nc -kdb}
   
7. config_compile_simlib -cfgopt {vcs_mx.verilog.vl:-sverilog -nc -kdb}
   
8. config_compile_simlib -cfgopt {vcs_mx.vhdl.axi_bfm:-nc -kdb}
   
9. config_compile_simlib -cfgopt {vcs_mx.vhdl.ieee:-nc -kdb}
   
10. config_compile_simlib -cfgopt {vcs_mx.vhdl.simprim:-nc -kdb}
    
11. config_compile_simlib -cfgopt {vcs_mx.vhdl.std:-nc -kdb}
    
12. config_compile_simlib -cfgopt {vcs_mx.vhdl.synopsys:-nc -kdb}
    
13. config_compile_simlib -cfgopt {vcs_mx.vhdl.unisim:-nc -kdb}
    
14. config_compile_simlib -cfgopt {vcs_mx.vhdl.vl:-nc -kdb}
    

复制代码

然后再 用Vivado 编译仿真库，这样能避免在 elaborate 时出现 某个仿真库  KDB option is inconsistent 的Warning.

2、为什么仿真时IP无输出 ？
我删除了 Makefile中 vlogan 和 vcs 的 -override_timescale=1ps/1ps  选项 就有输出了 。原因我也不清楚。Doge!!!
3、使用 -kdb 和 不使用 -kdb 时 verdi 吃的文件不同
使用-kdb 选项 ：   verdi -sv -top $(Bench_Name) -ssf $(SIM_PATH)/WaveFile/*.fsdb -dbdir $(SIM_PATH)/Temp/VCS/simv.daidir
不使用-kdb选项：  verdi -sv -f $(f_sv) -f $(f_v) -top $(Bench_Name) -ssf $(SIM_PATH)/WaveFile/*.fsdb