vcs后仿真中怎么快速找出网表中的跨时钟域的第一级器件屏蔽

easonjake333 · 发表于 2024-10-29 15:00:30

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在带sdf跑后仿真的过程中，经常会因为跨时钟域第一级的触发器出现时序违例导致电路出现x态，并报出违例信息。但是实际上跨时钟域的第一级timing问题是可以不管的，求助各位大佬是通过什么方法快速提取网表中的跨时钟域的第一级的路径的？

liuguangxi · 发表于 2024-10-29 16:23:21

最好RTL设计的时候就把跨时钟域打拍逻辑封装到一个独立模块当中，这样工具比较好查找对应寄存器路径

puxiancheng · 发表于 2024-10-29 17:07:34

楼上说的对。如果自己开发的，包一个同步器。
如果有外购的，编码风格就差别大了。如果没有统一风格的，就只能报一条确认一条了。

easonjake333 · 发表于 2024-10-29 18:36:40

liuguangxi 发表于 2024-10-29 16:23
最好RTL设计的时候就把跨时钟域打拍逻辑封装到一个独立模块当中，这样工具比较好查找对应寄存器路径 ...

我现在拿到的RTL代码里面没有在设计时做这样的处理，还有别的办法能提取其中的路径吗？

easonjake333 · 发表于 2024-10-29 18:38:43

puxiancheng 发表于 2024-10-29 17:07
楼上说的对。如果自己开发的，包一个同步器。
如果有外购的，编码风格就差别大了。如果没有统一风格的，就 ...

谢谢回复，我现在的RTL代码设计的时候就没有做这样的处理，导致我现在一跑后仿就出现一大堆时序违例，有的还能根据名字判断出是跨时钟域，有的都看不出来，只能全屏蔽，如果都屏蔽的话，最终case可以pass是不是时序问题就暴露不出来呀

gaurson · 发表于 2024-10-29 18:49:41

如果RTL设计不做这件事，那就只能拜托后端了，本来并不是DV应该做的事情。后端应该用他们的工具可以提取的，试着沟通看看。

easonjake333 · 发表于 2024-10-29 18:52:34

gaurson 发表于 2024-10-29 18:49
如果RTL设计不做这件事，那就只能拜托后端了，本来并不是DV应该做的事情。后端应该用他们的工具可以提取的 ...

好的，谢谢大佬回复

lolina · 发表于 2024-10-30 11:16:24

负责综合的同事通过写tcl脚本把cell提取出来
1. 自己设计的代码，就像回帖说的，包一个common模块，名字起一个特殊的，dc里面用这个名字匹配一下
2. 如果是第三方代码，可以通过时钟关系进行提取：遍历dff，获取此dff1的ckpin上的时钟clk1，获取dff1的d端，all_fanin查找所有前级dff2，获取前级dff2的ck pin上的时钟clk2，判断clk1和clk2是否是异步，如果是异步则dff1就是异步第一级（简单思路）

lolina · 发表于 2024-10-30 11:17:45

lolina 发表于 2024-10-30 11:16
负责综合的同事通过写tcl脚本把cell提取出来
1. 自己设计的代码，就像回帖说的，包一个common模块，名字起 ...

需要写tcl脚本的人对dc命令和tcl语法比较熟，这里面很多获取和筛选dc都是有命令和选项的，实现起来不超过30行

lolina · 发表于 2024-10-30 11:18:59

lolina 发表于 2024-10-30 11:16
负责综合的同事通过写tcl脚本把cell提取出来
1. 自己设计的代码，就像回帖说的，包一个common模块，名字起 ...

这里负责综合的同事，默认是对设计也很熟的同事负责，否则可能需要设计跟综合同事一起实现

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