用calibredrv做lvs,报错：Wrong pin countinfile expected 4 pins

loisd

      在innovus里我使用带电和地的指令——saveNetlist  ../out/[dbGet top.name]_pv.v -includePowerGround -excludeLeafCell -phys -excludeCellInst {V5_FILL01A V5_FILL03A V5_FILL04A V5_FILL08A V5_FILL16A V5_FILL20A V5_FILL24A}导出网表，然后转变成cdl格式运行lvs,会报错Wrong pin countinfile“/home/project/syn/syn_ff_pv.cdl/”at line 10 : expected 4 pins, but found 2
Wrong pin countinfile“/home/project/syn/syn_ff_pv.cdl/”at line 12 : expected 6 pins, but found 5
Wrong pin countinfile“/home/project/syn/syn_ff_pv.cdl/”at line 13 : expected 6 pins, but found 5

PS:我如果在lvs规则文件添加lvs spice OVERRIDE GLOBALS yes 则可以通过，但是那个指令会影响lvs的结果

但是使用saveNetlist  ../out/[dbGet top.name]_pv.v -excludeLeafCell -excludeCellInst {V5_FILL01A V5_FILL03A V5_FILL04A V5_FILL08A V5_FILL16A V5_FILL20A V5_FILL24A} 不带电和地的指令，运行lvs却不会报错，这是什么原因导致的

飞翔的鸟

感觉像是由于你转换后的的网表格式所造成的，如果猜的不错，不加电和地指令，你的cdl第10行，应该是需要4个pin，但是只给了两个，剩下的两个是全局电或地的名字。当你不带电和地的指令，cdl网表就没有表头的.GLOBAL名字了，cdl网表就变成4个pin。可以对比两个cdl网表看一下

firewolf223

检查你网表文件，我觉得楼上说的很有道理，那个命令只是补全了你的global pin。如果不放心可以自己补上

loisd

飞翔的鸟 发表于 2024-10-21 13:29
感觉像是由于你转换后的的网表格式所造成的，如果猜的不错，不加电和地指令，你的cdl第10行，应该是需要4个 ...

您好！我也觉得是网表文件有问题，我就想知道为什么网表文件加了电和地就不行，我看过工艺库的cdl文件那里也有vss和vdd的pin,但为什么导出的有电和地网表文件就是通过不了lvs？  我这边的工艺库标准单元的电和地的pin都是vss vdd。

八云紫

sadeNetlist不带电源地的网表，跑LVS能过？

loisd

八云紫 发表于 2024-10-21 17:21
sadeNetlist不带电源地的网表，跑LVS能过？

我这边是能跑过的，但是带电源和地的却跑不了lvs

八云紫

loisd 发表于 2024-10-22 08:41
我这边是能跑过的，但是带电源和地的却跑不了lvs

带电源地的，出现少pin，是stdcell的cdl里，电源地是global的，格式是subkit ** 后面的pin没有电源地。而你把那个OVERRIDE改成YES，正好相当于把GLOBAL的VDD VSS分配给每个stdcell，这样两个网表的电源地就对上了。

但是你这个不带电源地的能过我还没听说过怎么搞的，就好像反向把save出来的网表的电源地去掉，这样两个网表的pin数量就对上了。如何我去跑不带电源地的没跑成功。

loisd

八云紫 发表于 2024-10-22 09:57
带电源地的，出现少pin，是stdcell的cdl里，电源地是global的，格式是subkit ** 后面的pin没有电源地。而 ...

您好！关于整个我也试过，但是把那个OVERRIDE改成YES，整个选项一般是选No的，因为lvs spice OVERRIDE GLOBALS yes 是用网表的设置把lvs规则文件的设置覆盖掉，选YES会对lvs的结果有影响。这边想问为什么会出现这样的运行不了lvs的问题，想通过不影响lvs的结果来解决这个问题。

八云紫

loisd 发表于 2024-10-22 13:37
您好！关于整个我也试过，但是把那个OVERRIDE改成YES，整个选项一般是选No的，因为lvs spice OVERRIDE GL ...

不设置这个你只能找到一个每个cell都自带pin的stdcell网表，或者自己给每个cell上加VDD VSS；

一般是这样的格式：
subkit *** 1 2 3 VDD VSS
目前你的stdcell 的cdl应该是这样的
.global VDD VSS
subkit *** 1 2 3
所以lvs结果会少两个pin，就是VDD VSS
怎么批量给每个cell加上我也不知道。

loisd

八云紫 发表于 2024-10-23 08:47不设置这个你只能找到一个每个cell都自带pin的stdcell网表，或者自己给每个cell上加VDD VSS；

一般是这 ...

您好，请问下是这样子加上吗？我想问下*,NETEXPR vss 是什么意思？我一直以为这就是vss vdd的pin