STA setup/hold violation：clock network delay引起

upsidedown

Patrick0809 发表于 2024-10-18 14:40
去掉latency的 -max选项后，所以的path都计算clock latency了，感谢！！！

看来是工具在分析hold时序时把起点和终点分别应用了max和min的条件。不过既然你说没有使用-analysis_type on_chip_variation，那么我并不理解工具如此操作的原因。

Patrick0809

upsidedown 发表于 2024-10-18 15:16
看来是工具在分析hold时序时把起点和终点分别应用了max和min的条件。不过既然你说没有使用-analysis_type ...

我使用的工艺比较大，162nm，应该也不需要OCV；clk latency可能是只约束了max，没约束min，默认min latency是0，所以出了上面的错误吧。

upsidedown

Patrick0809 发表于 2024-10-18 15:29
我使用的工艺比较大，162nm，应该也不需要OCV；clk latency可能是只约束了max，没约束min，默认min laten ...

我一直以为如果不用ocv分析模式，就不会同时使用max和min，而是对于setup使用max对于hold使用min。所以你遇到的这个问题我想不明白。