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查看: 683|回复: 12

[求助] STA setup/hold violation:clock network delay引起

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发表于 2024-10-16 16:09:04 | 显示全部楼层 |阅读模式

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在对综合后产生的网表进行sta时,setup hold均有很多violation,目前看path原因都为一个:clk netwrok delay的不同。下面是hold的报告。

                               
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hold检查,required time的clk network delay是7.5,arrive time的是0;steup检查刚好反过来。不清楚是什么原因,下面是dc综合时对clk的约束。

                               
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 楼主| 发表于 2024-10-16 16:12:26 | 显示全部楼层
还是要先ICC CTS后再STA检查时序
发表于 2024-10-17 15:42:04 | 显示全部楼层
这个7.5怪怪的,哪里来的,CLK_LATENCY和CLK_SRC_LATENCY是多少
发表于 2024-10-17 16:24:39 | 显示全部楼层
CLK_LATENCY+CLK_SRC_LATENCY =7.5 , 这就是问题发生的地方
发表于 2024-10-17 16:55:25 | 显示全部楼层
是set_operating_conditions用了-analysis_type on_chip_variation选项吗
 楼主| 发表于 2024-10-18 09:52:59 | 显示全部楼层


upsidedown 发表于 2024-10-17 16:55
是set_operating_conditions用了-analysis_type on_chip_variation选项吗


没有,我的set operation condition没用别的选项。


                               
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 楼主| 发表于 2024-10-18 10:53:02 | 显示全部楼层


flyskyseu 发表于 2024-10-17 15:42
这个7.5怪怪的,哪里来的,CLK_LATENCY和CLK_SRC_LATENCY是多少


在dc综合约束的时候,约束的时钟的delay,加起来是7.5。
 楼主| 发表于 2024-10-18 10:54:10 | 显示全部楼层


quanqiutong 发表于 2024-10-17 16:24
CLK_LATENCY+CLK_SRC_LATENCY =7.5 , 这就是问题发生的地方


但是dc综合时候是要约束时钟源到design的delay吧,确实将delay改成0,这些violation就不会出现。
发表于 2024-10-18 14:07:08 | 显示全部楼层


Patrick0809 发表于 2024-10-18 10:54
但是dc综合时候是要约束时钟源到design的delay吧,确实将delay改成0,这些violation就不会出现。
...


设置clock latency是很正常的操作,奇怪的是时序路径的起点没有计算latency而只有终点计算了。

能不能把命令里的-max选项去掉试一下。
 楼主| 发表于 2024-10-18 14:40:46 | 显示全部楼层


upsidedown 发表于 2024-10-18 14:07
设置clock latency是很正常的操作,奇怪的是时序路径的起点没有计算latency而只有终点计算了。

能不能把 ...


去掉latency的 -max选项后,所以的path都计算clock latency了,感谢!!!
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