SAR ADC 的CDAC上极板电压跳变不准确

dxwn · 发表于 2024-10-17 11:14:57

c1pt 发表于 2024-10-16 20:55
这个电容阵列的总容值算出来是64单位电容容值
单独仿这个电容阵列是可以做到250mv 125mv…这样的变化的， ...

另外，桥接电容的选取具体是根据哪个公式推的呢？串联电容我认为没有必要。在并没有减小总电容小对你的电路设计会有哪些好处呢。

c1pt · 发表于 2024-10-17 15:10:36

dxwn 发表于 2024-10-17 11:11
你好，想请教一下，比较器的回踢噪声对CDAC上极板电压的影响，在你的仿真中和【CDAC的总容值】有关吗？ ...

关于分段电容的选取你可以看看这篇csdn的帖子：https://blog.csdn.net/qq_41545745/article/details/129942166
比较器的回踢噪声从仿真来看是与总电容有关的，当我的总电容增大一倍，回踢电压会从1.5mv降到700多uv。
我用的工艺是tsmc 0.18um，比较器输入对尺寸给的比较随意，4u/180n。
关于总电容大小，比如果6+3分段，总电容大概是2的7次方个单位电容。
总电容减小，根据开关时序消耗能量的计算方法，功耗正比于C*（V的平方），会带来功耗的降低；C减小，也会使电压建立更快，因为时间常数R*C变小了，但是KT/C噪声会增加。

c1pt · 发表于 2024-10-17 15:18:49

dxwn 发表于 2024-10-17 11:14
另外，桥接电容的选取具体是根据哪个公式推的呢？串联电容我认为没有必要。在并没有减小总电容小对你的 ...

总电容增大一倍，回踢电压会降低一倍。

关于桥接电容的大小选择你可以参考这个帖子 https://blog.csdn.net/qq_41545745/article/details/129942166
6+3分段后，总电容容值约为2的7次方单位电容。
总电容小，开关时序消耗的能量变小，正比于C*（V的平方）；电压建立时间变快，时间常数R*C变小；但是会增大KT/C噪声。