怎么把红色框中的sink clock tree做短呀

18306078154 · 发表于 2024-9-19 23:14:01

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dingyisuper1 · 发表于 2024-9-20 16:30:35

你看下最长的是哪一路，长的合不合理，这些本该短的应该是被长的那些拉长的，要么就让他们之间不做balance，要么你就把最长的那一路分析分析给他先做短

ywwuyifan · 发表于 2024-9-23 09:38:58

你看下你选中的CTS cell名字是不是cdb，是的话直接ecoDeleteRepeater也是可以的
cdb Cts: Created by CTS to balance the delays in the clock tree.

18306078154 · 发表于 2024-9-29 17:24:42

dingyisuper1 发表于 2024-9-20 16:30
你看下最长的是哪一路，长的合不合理，这些本该短的应该是被长的那些拉长的，要么就让他们之间不做balance ...

谢谢，我这个确实是被拉长了，左上角的mem clk和少部分reg的clock是需要经过IP出来触发，IP里面这部分path做的很长，导致我左上角这些mem clock path很长，然后把其它clock path也拉长了

18306078154 · 发表于 2024-9-29 17:27:47

ywwuyifan 发表于 2024-9-23 09:38
你看下你选中的CTS cell名字是不是cdb，是的话直接ecoDeleteRepeater也是可以的
cdb Cts: Created by CTS t ...

确实是cdb cell，在一个较小区域插了很多

15909834256 · 发表于 2024-9-29 17:56:40

1、先看下skew_group的report，看下是哪个时钟导致的时钟树不平
2、把这个时钟的clock的sink端，ignored，单独做平衡

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