如何提高SFDR

sea11038

ck1739 发表于 2024-9-18 23:49
1/4ILSB和1/2ILSB只能用串聯的方式了，有的我都有採用做匹配，
除了低3bit的開關流過的電流是1/4ILSB和1/2 ...

码值511输出大于码值512输出了，正常应该是1个LSB的step。问题已经很明显了，电流镜设计存在不匹配，简单DC仿真就可以找到问题所在。略有些好奇你的账号，2005年注册的？

ck1739

LDDD1997 发表于 2024-9-19 15:12
你参考的是这篇吗，A 12-bit 40 nm DAC Achieving SFDR > 70 dB at 1.6 GS/s and IMD < –61dB at 2.8  ...

CS的L應該都是一樣的!，成比例但是電流有點偏，

ck1739

sea11038 发表于 2024-9-20 22:49
码值511输出大于码值512输出了，正常应该是1个LSB的step。问题已经很明显了，电流镜设计存在不匹配，简单 ...

是的，後來調整後，INL和DNL有改善但還是超過1個LSB，還有甚麼辦法可以調整去減小奇次諧波嗎?目前圖片放不上去..

因為我們這邊好像無法註冊EETOP帳號，我是用買的!!

ck1739

sea11038 发表于 2024-9-20 22:49
码值511输出大于码值512输出了，正常应该是1个LSB的step。问题已经很明显了，电流镜设计存在不匹配，简单 ...

是的，但是調整後，INL還是超過一個LSB..，SFDR還有提升的空間嗎?
因為我們這邊好像不能註冊EETOP!?所以我就用買的!!

sea11038

ck1739 发表于 2024-9-21 13:47
是的，但是調整後，INL還是超過一個LSB..，SFDR還有提升的空間嗎?
因為我們這邊好像不能註冊EETOP!?所以 ...

DC或低速下先通过修改设计把INL修正，这是DC特性同时也会影响到SFDR性能，正常情况是可以修到+/-0.5LSB或接近值的。低3bit可能需要关注，串联结构的线性不好，substrate接法和电压的影响也很大；所有器件的L和W必须完全相同(且都等于单元器件的L和W)，电路设计上也不要出现任何器件成倍数关系时用finger的情况，必须通过设置m的值来实现倍数(虽然实际版图匹配都是用finger实现)。这还只是电路仿真，后续版图匹配问题可能会导致性能更差，先把DC的性能问题解决，之后再考虑动态性能问题。

ck1739

sea11038 发表于 2024-9-21 16:35
DC或低速下先通过修改设计把INL修正，这是DC特性同时也会影响到SFDR性能，正常情况是可以修到+/-0.5LSB或 ...

我之前放錯圖了.. INL和DNL落在 1.4LSB附近，請問低3位還能怎麼做嗎，目前只能用串聯方式。

有的，我都是用單位尺寸做m並聯

ck1739

想請教前輩我ˋ之前再做FFT時，輸入很多組不同的頻率，但是出來的SFDR都是一樣的數值，這是設定上面有出錯嗎，我記得是輸入頻率越高，SFDR越低才對

sea11038

ck1739 发表于 2024-9-21 19:11
我之前放錯圖了.. INL和DNL落在 1.4LSB附近，請問低3位還能怎麼做嗎，目前只能用串聯方式。

有的，我都是 ...

更新后的图也很明显，INL有一些三阶的非线性，且在输出首、尾码值附近(0值和满幅输出附近)的线性度差，不知道与瞬态特性有否关系；DNL则在高3bit码值跳变时出现较大的非线性，我猜测可能还是之前说过的低3bit的问题。仿真INL、DNL时时钟频率是100MHz么？若是这样的话不利于DC性能的排查，可以把时钟频率降下来比如1MHz甚至更低，让每个码值输出都能够完全建立到稳态值，再来看INL、DNL性能，这样更真实一些。

sea11038

ck1739 发表于 2024-9-22 00:49
想請教前輩我ˋ之前再做FFT時，輸入很多組不同的頻率，但是出來的SFDR都是一樣的數值，這是設定上面有出錯 ...

ADC的SFDR与输入频率或输入幅值的关系可能会更直接吧？你可以改变DAC的幅值、时钟频率看看相关性，在奈奎斯特信号频率内，信号频率的相关性或许受时钟频率和瞬态建立更强？

ck1739

sea11038 发表于 2024-9-22 13:14
更新后的图也很明显，INL有一些三阶的非线性，且在输出首、尾码值附近(0值和满幅输出附近)的线性度差，不 ...

了解，那我可能先提高輸出阻抗，這樣輸出電壓就不容易受到電流的影響，也會相對穩定。
好的沒問題，1M跑4096點的話可能需要一天的時間!!等明天的結果看看