如何提高SFDR

ck1739

sea11038 发表于 2024-9-18 12:05
可以把高3bit置零，只仿真看低9bit的INL、DNL如何，然后再把高6bit置零仿真低6bit的INL、DNL如何。有些怀 ...

好的沒問題，模擬完電流源不穩定後，會照前輩的方法試試看。
下面這張圖是電流鏡數量設置，都是使用m做並聯，尺寸的部分下面MOS是1.3u/1.2u，cascode mos 是530n/300n。

木桃桃

ck1739 发表于 2024-9-18 12:47
好的我試著改看看，原本tran step是設定一個周期的時間(10ns)，我再改成100ps跑看看。
我用的模擬器是ADE ...

不是，你直接用spectre conservative试一下。

ck1739

木桃桃 发表于 2024-9-18 13:20
不是，你直接用spectre conservative试一下。

因為我是用Hspice寫的，無法使用spectre，accurate應該和conservative 用法一樣，都是高精度、模擬速度慢!

ck1739

木桃桃 发表于 2024-9-18 13:20
不是，你直接用spectre conservative试一下。

但是我是用HSPICE 寫的，無法用spectre，conservative 應該和accurate 一樣，都是精度高、模擬速度慢!

ck1739

木桃桃 发表于 2024-9-18 13:20
不是，你直接用spectre conservative试一下。

但是我是用HSPICE 寫的，無法用spectre，conservative 應該和accurate 一樣，都是精度高、模擬速度慢!

ck1739

我看了9bit和6bit的INL和DNL，都還不錯，意思是最高3位元的電流誤差太大嗎

ck1739

木桃桃 发表于 2024-9-18 13:20
不是，你直接用spectre conservative试一下。

後來就不會抖了!!

sea11038

ck1739 发表于 2024-9-18 19:54
我看了9bit和6bit的INL和DNL，都還不錯，意思是最高3位元的電流誤差太大嗎

看你画的图低3bit结构的线性度应该不好吧？还有开关和casocde器件也都应采用完全相同的结构和尺寸进行匹配，仅有m值的区别。仿真码值从000,111,111,111跳变到001,000,000,000前后的稳态输出电流看看有没有问题，正常应该只增加1个LSB电流。

ck1739

sea11038 发表于 2024-9-18 22:38
看你画的图低3bit结构的线性度应该不好吧？还有开关和casocde器件也都应采用完全相同的结构和尺寸进行匹 ...

1/4ILSB和1/2ILSB只能用串聯的方式了，有的我都有採用做匹配，
除了低3bit的開關流過的電流是1/4ILSB和1/2ILSB，所以尺寸我是將原本的L直接*2倍和*4倍，沒有用單位尺寸做串聯，這樣是可以的嗎?

然後仿真码值从000,111,111,111跳变到001,000,000,000，因為還在模擬中，我先看之前的波形，也是要增加一個VLSB，但是卻不增反減，從551.01m變到550.568m，這很奇怪，請問這是出在甚麼問題呢? (1VLSB設計在97.66uV)
我算了一下仿真码值000,111,111,111的電流是1006.04uA，但是001,000,000,000的電流是998.016uA，在進位時候少了8.024uA，電壓自然就下降了，我再調整前面的電流試試。

LDDD1997

ck1739 发表于 2024-9-18 13:00
好的沒問題，模擬完電流源不穩定後，會照前輩的方法試試看。
下面這張圖是電流鏡數量設置，都是使用m做並 ...

你参考的是这篇吗，A 12-bit 40 nm DAC Achieving SFDR > 70 dB at 1.6 GS/s and IMD < –61dB at 2.8 GS/s With DEMDRZ Technique。这里CS管的Length不同，这样电流成比例吗。可以仿真dc看下各位权重电流还是二进制比例吗