运放后仿

dongcidaci^^ · 发表于 2024-8-20 10:49:40

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设计了一个96dB的两级运放开环使用作为比较器，前仿PVT一切正常，后仿提CC和RCC后，开环仿真的DC增益掉了30dB，连成单位负反馈后与前仿结果一致。检查发现是一端输入提完寄生后带了80uV的offset导致比较器已经在作为比较器的功能了，输出此时已经是逻辑电平。现在怀疑是WPE的影响因为检查dcop发现输入对管vth有不同，请问这个现象可以怎么验证？

LDDD1997 · 发表于 2024-8-20 11:53:40

提norc仿真看看offset

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