LDO简并点问题，用vpwl上电可以，但是dc和直接固定电压进行tran仿真都不对

xdy609841687

heroin 发表于 2024-8-19 09:47
像您说的这些个情况，也就是dc仿真虽然卡在中间，但是瞬态过程正常，您那边都会正常去流片是么，就是您说 ...

ldo一般不该出现这个情况，我们都是比较器之类的不管流出去也没什么问题

heroin

tomcarrot 发表于 2024-8-19 10:47
dc和tran的testbench是同一个吗？ 带的负载相同吗？
这结构没啥特殊的地方，dc跑不对就是有问题的 ...

好的，感谢您。是一个testbench，其他都相同。
很离谱的地方在于有时候，dc扫描是对的，但是和dc工作点对不上，dc扫描的话VOUT在3.3v附近，但是dc operating point显示电压就只有500mv，和扫描值对不上。不理解。

jayimliu

EN‘=0，VB1=0，VA应该是高呀。我猜是因为EN’那个开关导致的，下面是我的分析。
我做了一个实验，EN’处用一个大电阻代替，1TΩ的时候，DC处VB1为168mV，VA=168mV，tran的时候VB1为168mV，VA=1.68V。如果VA为低，VOUT也应该为低，此时电路会自锁；VA为高，VOUT会被拉高，脱离自锁。你加的R越大，VA就需要越高，那个支路才能导通，所以DC就越容易自锁。
我目前发现我的仿真会发生DC与tran不同的就是振荡器，latch，这种大信号正反馈的情况，这种电路一般需要上电复位。
我目前的想法就是你把EN‘那个开关别这么连。在栅漏之间加大电阻表示断路，不如加一个小电阻把栅极拉到地更保险一点。

tomcarrot

heroin 发表于 2024-8-19 11:54
好的，感谢您。是一个testbench，其他都相同。
很离谱的地方在于有时候，dc扫描是对的，但是和dc工作点对 ...

我又看了下你的电路，这个地方是有问题的。
你的EN`是挂在vout下的，那vout=0时EN`=0，电路应该不能启动，整个电路会被ibias给锁死。

你的testbench要修改一下，把输入的理想电流源，改成用pmos电流镜提供，这样即使是瞬态上电时，ibias初始值也为0
或者你可以看下dc仿真结果，输入ibias那一点的dc应该异常偏高吧

heroin

jayimliu 发表于 2024-8-20 10:02
EN‘=0，VB1=0，VA应该是高呀。我猜是因为EN’那个开关导致的，下面是我的分析。
我做了一个实验，EN’处用 ...

对，我也觉得就是这种开关导致的，其实原电路既有这种栅极和漏极的开关，还有栅极到地的下拉MOS管，我是新人，我不知道为什么原流片电路power down需要这两个都有，可能有它的什么用途，我就没改。
您分析的很有道理，VA您说的应该是高会自动解锁，本来应该是这样，但我的电路里为什么VA还是较低值，还是因为电流镜那个EN'开关是关的，所以电流提供不了给放大器，再加上其实上面偏置VB23也都存在类似EN'的开关，所以VB23都很高，放大器没有电流下来，VA点不能被VB1控制，所以还是低（VA有个五六百mv），这样vout那边还是拉不起来，所以完全锁住了。然后我在输出给电压源扫描dc（寻找电流为0的地方就是简并点的方法），确实有看到输出vout在低压和高压各有一次电流为0，这说明低压确实存在一个稳态（简并）值，也就是锁住的情况。
所以我觉得原电路这方面还是存在问题的。目前我是在没有动这些控制开关情况下，加了一个启动电路，让LDO能随vin上电自启，这样似乎解决vout上不去的问题了。

heroin

tomcarrot 发表于 2024-8-20 14:22
我又看了下你的电路，这个地方是有问题的。
你的EN`是挂在vout下的，那vout=0时EN`=0，电路应该不能启动 ...

您说的是对的，感觉电路就是会被bias锁死，我目前可能想把它删了或者加启动电路上去