LDO简并点问题，用vpwl上电可以，但是dc和直接固定电压进行tran仿真都不对

heroin

    忘记画了，这是一个带片外电容CL=1~2uF的LDO。主极点在输出端。
    原电路是好的，五管OTA接的NMOS共源极，并且NMOS上面的负载是通过电流镜复制到PMOS功率管的，VIN=3.7 ，VOUT=3.3。
    我在第二级NMOS共源极的源极上新加了个电阻，如果电阻很小的话都是没什么问题的，但是当我修改电阻到一定大小，dc和stb仿真以及固定VIN的瞬态仿真就不对了。LDO输出vout不是3.3，而是低电压，几百mv。但是同样跑tran用vpwl，给VIN上阶跃电压是没问题的。
    最后发现因为LDO输出VOUT还要做包括本身的电源电压，（比如下图反相器，EN'高电压才能控制使电流镜VB和栅极导通，正常传输电流信号，但是vout不够高的话，EN'也提不起来是低电压，那么电流进不来去放大器，VA也是低，vout还是低，这样不就死循环了。）这里只是举了个例子，不要说直接把栅极EN'那个MOS管直接短路，我试过单独弄他，但是还不够，实际电路要控制的太多了，还有trim部分，栅极拉高拉低MOS等等，都可能出现上述情况。但是！电阻R如果不设置那么高，它就是能正确出DC和stb固定电平的tran的结果，只是R大了之后就不行了！但是跑上电tran是在什么情况下都可以的。

LDO

所以我很疑问，因为DC它本身是固定电平，给了输入VIN，3.7。然后电路中的各个信号线的电压在初始条件下是不知道的，所以会不会导致dc仿真就是不太行。反应不了实际的电压上下抬升过程，所以信号会卡在某个点上。但是在上电仿真中，电路又正常了，不会卡在某一点上。
所以我好奇的是，
1.到底怎么解释dc和瞬态不对的问题，可以忽略吗，如果不能忽略意思是实际芯片测试过程中真的会出现这种状态？
2.那我这个情况像是bandgap那种所谓的 “简并点” 吗，可是为什么源极负反馈电阻小一点就没事呢，又没有什么大的改动。


（然后就是，可能有人会问我为什么要加电阻，因为这条支路电流会单纯被VA控制，在电路的某些工作状态I会很大。我目前就是想加了之后跑一下试试效果，电流确实改善了，但是我知道这会降低环路增益，并且结构很怪，不是一个好方法，但是我就是疑惑上面出现的问题）



谢谢大家看到这，菜鸡求救

qw357

第二级一般是source follwer,功率输出管有很大的输入电容。你这是哪篇论文呢？

小怪兽YUCK

R太大，正常DC下对应的电流乘这个电阻超过电源或者上面的diode连接管工作异常，自然就不行了，如果只是为了空载下IQ小，可以给这个diode管并一个电阻，空载的时候相当于电阻在给功率管提供偏置，就不会有电流过大问题

heroin

qw357 发表于 2024-8-17 06:14
第二级一般是source follwer,功率输出管有很大的输入电容。你这是哪篇论文呢？ ...

不是论文里的，这个结构是前人流片过的

heroin

小怪兽YUCK 发表于 2024-8-17 09:43
R太大，正常DC下对应的电流乘这个电阻超过电源或者上面的diode连接管工作异常，自然就不行了，如果只是为了 ...

感谢您的回复，我想问一下，您说的diode管是指功率管左边的镜像管么，然后从漏极并联一个电阻到VIN吗。

xdy609841687

常见情况了，尤其在电路里有比较器之类的模块时dc仿真容易卡成运放一样卡在中间，但在瞬态过程就算是变化非常缓慢的瞬态过程也不会卡住，所以很多模块会给他一个上电再开使能的一个过程，不然振荡器比较器都会卡住，但ldo我还没见过卡住的

heroin

最新情况是，假如我给每个电压都加上初始状态0，那么仿真tran虽然给的固定电压，但是整个电路会从初始状态0变成正常的，不管电阻是多少。但是dc还是不行，还是卡在简并点中，感觉初始状态这一设置对dc没什么用。

heroin

xdy609841687 发表于 2024-8-19 09:15
常见情况了，尤其在电路里有比较器之类的模块时dc仿真容易卡成运放一样卡在中间，但在瞬态过程就算是变化非 ...

像您说的这些个情况，也就是dc仿真虽然卡在中间，但是瞬态过程正常，您那边都会正常去流片是么，就是您说的那几种电路dc卡在中间就是个bug，没有去管他吗？谢谢。

小怪兽YUCK

heroin 发表于 2024-8-18 14:00
感谢您的回复，我想问一下，您说的diode管是指功率管左边的镜像管么，然后从漏极并联一个电阻到VIN吗。
...

是的

tomcarrot

dc和tran的testbench是同一个吗？ 带的负载相同吗？
这结构没啥特殊的地方，dc跑不对就是有问题的