IC设计到底用systemverilog还是Verilog

rocsman · 发表于 2024-7-26 22:41:03

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这个语言怎么选择

轩辕志瑜 · 发表于 2024-7-26 22:46:16

方便测试就用systemverilog， Verilog是systemverilog的子集即systemverilog包含Verilog。

苦学僧 · 发表于 2024-7-27 14:54:05

可综合的都行

chaolong3eg · 发表于 2024-7-27 16:31:07

Verilog

kk2009 · 发表于 2024-8-1 03:03:27

如果是新的设计，就用systemverilog中的可综合的部分。
systemverilog还是可以省很多事情的：
1，更方便实现参数化的设置（或者可重配置设计）generate if
2，采用generate for loop节省代码量
3，采用interface节省端口。

silent_speak · 发表于 2024-8-1 08:52:41

设计先学verilog，验证先学SV。两者都要会

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